摘? 要: 介紹利用計(jì)算機(jī)增強(qiáng)型并口與高速分組無(wú)線網(wǎng)交換數(shù)據(jù)的方法。重點(diǎn)闡述了增強(qiáng)型并口協(xié)議及增強(qiáng)型并口與高速分組無(wú)線網(wǎng)收/發(fā)模塊間的通信過(guò)程,給出了較詳細(xì)的軟、硬件設(shè)計(jì)思想,并通過(guò)實(shí)驗(yàn)得到了一些增強(qiáng)型并口的傳輸參數(shù)。
關(guān)鍵詞: 高速分組無(wú)線網(wǎng)? 增強(qiáng)型并口? 復(fù)雜可編程邏輯器件? 數(shù)字信號(hào)處理器
?
高速分組無(wú)線網(wǎng)是近年來(lái)分組無(wú)線網(wǎng)發(fā)展的一個(gè)重要方向,通過(guò)提供很高的鏈路速率(通常為幾百kbps)和使用一系列新技術(shù),高速分組網(wǎng)可以在各種復(fù)雜環(huán)境下為用戶提供多種通信服務(wù),因而具有廣闊的發(fā)展前景。
近年來(lái),隨著社會(huì)信息化進(jìn)程的加快和Internet的飛速發(fā)展,無(wú)線環(huán)境下為計(jì)算機(jī)提供數(shù)據(jù)服務(wù)的需求變得更加迫切,高速分組無(wú)線網(wǎng)(High Speed Packet Radio Network，HSPRN)成為Internet的一種重要接入手段。而如何將分組無(wú)線網(wǎng)接入設(shè)備與普通計(jì)算機(jī)連接以提供便捷、可靠、高速的數(shù)據(jù)傳輸就成為一個(gè)很迫切的問(wèn)題。
1?問(wèn)題的描述
通常的通信協(xié)議可粗略地劃分為三層:應(yīng)用層、網(wǎng)絡(luò)鏈路層和物理層,即系統(tǒng)由三大模塊:終端、網(wǎng)絡(luò)控制單元和收/發(fā)模塊組成。高速分組無(wú)線網(wǎng)中物理層只有寬帶收/發(fā)模塊?？紤]到設(shè)備成本、體積、用戶的使用和充分利用計(jì)算機(jī)的運(yùn)算能力,將網(wǎng)絡(luò)節(jié)點(diǎn)控制單元的功能以軟件的方式實(shí)現(xiàn),即用計(jì)算機(jī)完成網(wǎng)絡(luò)控制和終端的功能。這意味著計(jì)算機(jī)必須要與收/發(fā)模塊進(jìn)行雙向高速數(shù)據(jù)的實(shí)時(shí)交換。顯然,普通的計(jì)算機(jī)串行口與并行口已不能滿足這樣的要求,為此,需要采用更高速、更便捷的接口技術(shù)。
出現(xiàn)于1995年的IEEE 1284標(biāo)準(zhǔn)[2]中規(guī)定了計(jì)算機(jī)并行口的多種工作模式,包括標(biāo)準(zhǔn)并行口(SPP),增強(qiáng)型并行口(EPP),擴(kuò)展型并行口(ECP)。其中,SPP模式的正向(計(jì)算機(jī)到外設(shè))數(shù)據(jù)速率可以達(dá)到150kbps。但反向(外設(shè)到計(jì)算機(jī))傳輸卻很不方便,多次I/O才能完成一個(gè)完整數(shù)據(jù)的傳輸,大大降低了數(shù)據(jù)速率。ECP與EPP模式是依靠符合IEEE STD 1284標(biāo)準(zhǔn)的I/O控制器實(shí)現(xiàn)的。ECP模式雖然支持DMA操作,可以明顯減輕計(jì)算機(jī)CPU的負(fù)擔(dān),但獲得高性能的代價(jià)是必須設(shè)計(jì)很復(fù)雜的接口。而EPP模式則可以通過(guò)一條OUT或IN指令將一個(gè)字節(jié)的數(shù)據(jù)傳輸?shù)酵庠O(shè)或計(jì)算機(jī),由I/O控制器操縱所有的握手線,不需要CPU干預(yù)。由此可見(jiàn),EPP模式是一種簡(jiǎn)單、高效、高速的方法。如果將EPP技術(shù)應(yīng)用于高速分組無(wú)線網(wǎng)節(jié)點(diǎn)設(shè)備中,能降低設(shè)備的成本與復(fù)雜度,進(jìn)而擴(kuò)大高速分組無(wú)線網(wǎng)的應(yīng)用范圍。
要使用EPP模式,就必須根據(jù)系統(tǒng)的實(shí)際情況,設(shè)計(jì)合理的接口電路,尤其要注意握手信號(hào)的設(shè)計(jì),以保證數(shù)據(jù)交換的順暢。
2 采用增強(qiáng)型并口連接計(jì)算機(jī)與高速分組無(wú)線網(wǎng)接入設(shè)備
2.1 計(jì)算機(jī)增強(qiáng)型并行口
計(jì)算機(jī)并行口處于EPP工作模式時(shí)各信號(hào)線的定義如表1所示。
?
?
????其中,最主要的兩根握手線是/DSTRB和/WAIT,計(jì)算機(jī)中相應(yīng)的I/O控制芯片會(huì)根據(jù)/DSTRB和/WAIT的電平轉(zhuǎn)換情況自動(dòng)執(zhí)行或終止對(duì)并行口數(shù)據(jù)的讀寫(xiě)操作,時(shí)序關(guān)系如圖1所示。圖中未給出的EPP協(xié)議數(shù)據(jù)讀周期與EPP協(xié)議地址寫(xiě)周期可以由此圖推出。
?
2.2 采用增強(qiáng)型并口時(shí)的系統(tǒng)設(shè)計(jì)
采用增強(qiáng)型并口(EPP)時(shí),高速分組無(wú)線網(wǎng)網(wǎng)絡(luò)節(jié)點(diǎn)的結(jié)構(gòu)如圖2所示。
?
?
其中,接收模塊向計(jì)算機(jī)發(fā)送接收到的數(shù)據(jù),而發(fā)射模塊從計(jì)算機(jī)接收待發(fā)送的數(shù)據(jù);同時(shí),利用INTR、/DSTRB、/WAIT握手線實(shí)現(xiàn)收/發(fā)模塊與計(jì)算機(jī)間的通信流控。從時(shí)序圖可以看出,當(dāng)/DSTRB與/WAIT均為低時(shí)可以對(duì)數(shù)據(jù)進(jìn)行讀寫(xiě),而/WAIT變?yōu)楦邥r(shí)則認(rèn)為一個(gè)I/O周期結(jié)束。所以,在外設(shè)認(rèn)為一次數(shù)據(jù)傳輸結(jié)束時(shí),即可將/WAIT置為高;相應(yīng)地,計(jì)算機(jī)內(nèi)的I/O控制芯片會(huì)置/DSTRB為高。外設(shè)可通過(guò)INTR使計(jì)算機(jī)進(jìn)入中斷處理程序,開(kāi)始數(shù)據(jù)的發(fā)送或接收。計(jì)算機(jī)通過(guò)增強(qiáng)型并口及外部接口電路分別與接收模塊、發(fā)射模塊進(jìn)行通信,相應(yīng)的通信流程見(jiàn)圖3。
?
?
2.3 硬件實(shí)現(xiàn)方法
為充分利用各模塊資源和降低系統(tǒng)復(fù)雜性,根據(jù)收發(fā)模塊的實(shí)際情況,用FPGA[3](具體為Altera公司的FLEX10K100)和DSP實(shí)現(xiàn)與計(jì)算機(jī)增強(qiáng)型并口的通信功能。在接收模塊,首先要去除物理層的幀同步碼才能將后續(xù)數(shù)據(jù)上傳。四組巴克碼串聯(lián)作為幀同步碼[5](共48位),并用巴克碼的不同組合方式代表不同的傳輸速率,對(duì)幀同步碼的處理和其他處理(如信道估計(jì)等)用DSP實(shí)現(xiàn)。通過(guò)FPGA解調(diào)后的數(shù)據(jù)均送入DSP[4](具體為AD公司的AD2181)中,利用DSP的可編程I/O管腳實(shí)現(xiàn)通信的握手功能。發(fā)射模塊的接口完全由FPGA實(shí)現(xiàn),包括中斷請(qǐng)求、并口數(shù)據(jù)的讀取、握手信號(hào)的產(chǎn)生、以及時(shí)序控制等。發(fā)射模塊用單片機(jī)來(lái)完成控制。當(dāng)控制單元檢測(cè)到終端請(qǐng)求發(fā)送數(shù)據(jù)時(shí),控制單元首先將幀同步碼送入FPGA進(jìn)行擴(kuò)頻、編碼、調(diào)制并送入電臺(tái),之后給終端(計(jì)算機(jī))發(fā)出發(fā)送數(shù)據(jù)的中斷請(qǐng)求,啟動(dòng)數(shù)據(jù)的發(fā)送過(guò)程。
2.4 計(jì)算機(jī)對(duì)并口的操作
因?yàn)樵贓PP模式下,由I/O控制器對(duì)所有的握手線進(jìn)行處理,不需要CPU干預(yù),所以計(jì)算機(jī)上的通信程序較簡(jiǎn)單。EPP協(xié)議的用戶編程接口是協(xié)議定義的幾個(gè)I/O地址。當(dāng)并口基地址為378H時(shí),EPP的地址寄存器為37BH,數(shù)據(jù)寄存器為37CH,對(duì)這兩個(gè)寄存器的讀寫(xiě)就可產(chǎn)生地址和數(shù)據(jù)的讀寫(xiě)周期。
通過(guò)試驗(yàn)發(fā)現(xiàn),在主頻為400MHz的奔騰計(jì)算機(jī)上,沒(méi)有/WAIT信號(hào)的情況下,一個(gè)EPP I/O周期最長(zhǎng)為2μs;而在接口電路設(shè)計(jì)合適的情況下,/WAIT信號(hào)在輸入數(shù)據(jù)100ns后升高,即數(shù)據(jù)穩(wěn)定時(shí)間為100ns,可以保證數(shù)據(jù)傳輸?shù)姆€(wěn)定可靠。即使再縮小數(shù)據(jù)穩(wěn)定時(shí)間,數(shù)據(jù)傳輸仍能正常進(jìn)行。從試驗(yàn)結(jié)果看,數(shù)據(jù)速率可達(dá)2Mbyte/s。
通常情況下,計(jì)算機(jī)并口為標(biāo)準(zhǔn)并口(SPP)模式,可以在BIOS中設(shè)置為增強(qiáng)型并口,也可以向I/O控制器中的控制寄存器(ECR)寫(xiě)入控制字來(lái)完成EPP模式的設(shè)置。ECR的I/O端口地址為77AH。首先,向ECR端口發(fā)IN指令,存儲(chǔ)讀回的數(shù)據(jù);然后,向ECR端口發(fā)OUT指令,寫(xiě)入相應(yīng)的狀態(tài)字,所有傳輸完成后,把原存儲(chǔ)的狀態(tài)字寫(xiě)回。
?
參考文獻(xiàn)
1 C.K Toh.Wireless ATM and Ad-Hoc Networks：Protocols and Architectures.Kluwer Academic Publishers，Dec.1996
2 Institute of Electrical and Electronics Engineers.IEEE? Standard Signaling Method for a Bidirectional Parallel?Peripheral Interface for Personal Computers.1994；(10)
3 Altera Corporation.Altera Data Book，1999?
4 Analog Device Inc.ADSP-2100 Family User＇s Manual，1994
5 李維英,陳育斌,李建東.FPGA在多進(jìn)制正交擴(kuò)頻通信系統(tǒng)中的應(yīng)用.電子技術(shù)應(yīng)用,2000；26(4)