A／D轉(zhuǎn)換器(ADC)作為數(shù)字世界與真實(shí)世界的接口已經(jīng)成為了現(xiàn)代電子系統(tǒng)不可或缺的一部分。在各種類型的ADC中，流水線結(jié)構(gòu)是當(dāng)今滿足高速高精度要求的重要實(shí)現(xiàn)手段。在一些需要10位以上轉(zhuǎn)換精度，數(shù)十兆轉(zhuǎn)換速率的場合，如無線通信、雷達(dá)、數(shù)字視頻廣播處理等領(lǐng)域，流水線ADC得到了極廣泛的應(yīng)用。傳統(tǒng)的流水線ADC前端總是配置有采樣保持電路(SHA)。SHA除了自身消耗一定的面積和功耗外，還引入了很大的噪聲，是流水線ADC的主要噪聲源之一。由于高的噪聲需要用大電容來克服，因此，取消SHA會允許系統(tǒng)使用更小的電容，這對減小系統(tǒng)功耗有決定意義。另外，采樣保持電路還會因?yàn)樽屳斎胄盘柣烊胫C波成分而給ADC帶來失真。在ADC前端使用SHA的唯一原因是由此可以避免當(dāng)輸入信號頻率較高時(shí)，ADC的性能受到孔徑誤差的限制。

　　本文設(shè)計(jì)了一個(gè)沒有SHA電路的12位50 MS／s的流水線ADC。通過使用時(shí)間常數(shù)匹配技術(shù)來抑制高頻輸入時(shí)產(chǎn)生的孔徑誤差。利用數(shù)字校正電路降低、ADC對比較器失調(diào)的敏感性。結(jié)果表明，輸入耐奎斯特頻率的信號時(shí)，電路SNDR達(dá)到72．19 dB，SFDR達(dá)到88．23 dB。當(dāng)輸入頻率為50 MHz的信號時(shí)，SFDR依然有80．51 dB。

　　1 系統(tǒng)結(jié)構(gòu)設(shè)計(jì)

　　流水線ADC由多級級聯(lián)而成，對于級數(shù)和每級的精度都有不同選擇。使用每級1．5位的結(jié)構(gòu)可以多產(chǎn)生1位冗余位來進(jìn)行數(shù)字冗余修正，大大減小比較器失調(diào)造成的影響；其次，這種結(jié)構(gòu)的反饋系數(shù)是0．5，運(yùn)放可以獲得較大的閉環(huán)帶寬。

　　圖1是ADC結(jié)構(gòu)示意圖。整個(gè)流水線由10級，每級1．5位的子級電路和1個(gè)2位的快閃型ADC(FLASH ADC)組成。輸入信號直接輸入到第一級，經(jīng)過逐級轉(zhuǎn)換，把得到的22位數(shù)字輸出送入數(shù)字誤差校正單元進(jìn)行校正。最后輸出12位的數(shù)字碼。

　　由于沒有SHA模塊，故利用第一級電路中經(jīng)修改過的余量增益電路(MDAC)替代SHA完成對輸入信號的采樣保持。具體的實(shí)現(xiàn)方式如圖2所示。

　　圖2中MDAC由運(yùn)算放大器，采樣電容Cs1，Cs2，編碼控制電路及一系列開關(guān)構(gòu)成。Cc1，Cc2和2個(gè)比較器構(gòu)成子A／D轉(zhuǎn)換器(Sub ADC)。第1級電路的時(shí)鐘被分為了三相。輸入信號在CKSP結(jié)束時(shí)被采樣到Cs1，Cs2，Cc1，Cc2上。為了保持高線性度，輸入開關(guān)采用了柵壓自舉(Boot-strapped)開關(guān)。在CKL相時(shí)，Cc1，Cc2與輸入?yún)⒖茧妷合噙B。Cc1，Cc2與比較器相連接的極板一側(cè)會感生出輸入?yún)⒖茧妷号c輸入信號的差值。把這個(gè)差值送入比較器即可得到輸入信號與參考電平的大小關(guān)系。當(dāng)CKL結(jié)束時(shí)，鎖存器鎖存比較結(jié)果。而編碼電路則根據(jù)比較結(jié)果生成控制碼供MDAC求值時(shí)使用。在CK1相位時(shí)，Cs1與輸出相連，Cs2根據(jù)控制碼與不同的參考電平相連，MDAC開始求值。

　　第2～10級電路使用傳統(tǒng)的每級1．5位的結(jié)構(gòu)。同時(shí)，由于每級電路對精度的要求逐漸放低，因此可以在每級使用不同規(guī)格的運(yùn)放以降低功耗與面積。本文使用了3種功耗依次遞減的運(yùn)放。可以設(shè)計(jì)更多的運(yùn)放，以進(jìn)一步降低功耗。

　　2 電路設(shè)計(jì)

　　2．1 采樣網(wǎng)絡(luò)的時(shí)間常數(shù)匹配

　　如前所述，直接利用MDAC以取消SHA模塊會帶來潛在的孔徑誤差的問題。由圖2可知，MDAC與Sub ADC通過兩組不同的開關(guān)與電容組成的采樣網(wǎng)絡(luò)對輸入信號采樣。由于采樣網(wǎng)絡(luò)直接面對快速變化的輸入信號而非采樣保持電路輸出的直流信號，因此，采樣網(wǎng)絡(luò)時(shí)間常數(shù)的失配會造成MDAC與Sub ADC采樣到的電壓不同。并且這種誤差會隨著輸入信號頻率的增加而增加。當(dāng)誤差超過數(shù)字校正電路所能處理的范圍時(shí)ADC的性能就會下降。為了克服時(shí)間常數(shù)失配引起的ADC高頻性能的退化，兩個(gè)采樣網(wǎng)絡(luò)的時(shí)間常數(shù)不能失配過多。另外，第1級電路的位數(shù)越低，數(shù)字校正電路可以處理的誤差電壓就越大，這可以放寬對時(shí)間常數(shù)匹配的要求。

　　當(dāng)輸入頻率是fIN，幅度是Vref的正弦波時(shí)，如果MDAC與Sub ADC的采樣網(wǎng)絡(luò)的時(shí)間常數(shù)分別是τ，τ△τ(△τ表示他們之間的失配)，且當(dāng)采樣網(wǎng)絡(luò)的帶寬遠(yuǎn)高于輸入信號的帶寬：

　　對于1．5位的結(jié)構(gòu)，數(shù)字電路可以校正的誤差范圍是1／4Vref。為了不讓孔徑誤差超過這個(gè)范圍，必須使得：

　　因此只要兩者之間的時(shí)間常數(shù)的失配不超過40％，孔徑誤差就會落在數(shù)字電路的校正范圍以內(nèi)。實(shí)際上，數(shù)字校正電路處理的誤差還應(yīng)該包括比較器的失調(diào)電壓，所以應(yīng)該保證MDAC與Sub ADC的采樣網(wǎng)絡(luò)時(shí)間常數(shù)失配小于40％?！　?/p>

　　本文使用的Bootstrapped開關(guān)作為輸入開關(guān)。這種開關(guān)在導(dǎo)通時(shí)可以保持導(dǎo)通電阻恒定，這樣，因?yàn)殚_關(guān)導(dǎo)通電阻與輸入信號相關(guān)而造成的非線性會被大大降低。具體電路如圖3所示。M1，M2，C1，C2組成電荷泵，使M3的柵極與低電平為VDD，高電平為2VDD的方波信號相連。在CK為低電平時(shí)，M3和M12同時(shí)導(dǎo)通，使電容C2充電至電源電壓。此時(shí)M10，M7導(dǎo)通，M11的柵極通過M7和M10與地相連，M11處于斷開狀態(tài)。當(dāng)CK為高電平時(shí)，M10，M3，M12斷開，M8，M9導(dǎo)通，這樣，C3上的電壓加到M11的柵源兩端?？梢娫贑K為高電平時(shí)M11的柵源電壓一直固定在VDD，與輸入信號無關(guān)。對于Sub ADC與MDAC，輸入開關(guān)的導(dǎo)通電阻可以分別表示為：

　　由于Bootsrapped開關(guān)在導(dǎo)通時(shí)，開關(guān)管的柵源電壓保持在VDD，因此開關(guān)的導(dǎo)通電阻只與開關(guān)管的尺寸有關(guān)。這樣開關(guān)導(dǎo)通電阻因與輸入信號相關(guān)而產(chǎn)生的非線性就被大大降低。

　　為了保持兩條信號通路的時(shí)間常數(shù)(τ=RC)一致，有：

　　于是，MDAC與Sub ADC的采樣開關(guān)的尺寸應(yīng)該滿足：

　　式中：RONM，RONF，CS，Cc分別指MDAC與Sub ADC的采樣開關(guān)的導(dǎo)通電阻和采樣電容；(W／L)M，(W／L)M分別指MDAC與Sub ADC的開關(guān)管的尺寸。

　　2．2 運(yùn)算放大器

　　運(yùn)算放大器是流水線ADC中最重要的單元模塊，其消耗了整個(gè)ADC的大部分功耗。為了避免運(yùn)放有限增益與帶寬對ADC的轉(zhuǎn)換精度產(chǎn)生影響，運(yùn)放的開環(huán)增益和單位增益帶寬必須滿足：

　　設(shè)計(jì)的運(yùn)放如圖4所示。主運(yùn)放采用折疊式結(jié)構(gòu)以擴(kuò)大輸出擺幅。自舉放大器商樣是兩個(gè)折疊式放大器，其輸入管分別采用PMOS管與NMOS管輸入。這樣主運(yùn)放中靠近電源與地的晶體管只需一個(gè)過驅(qū)動(dòng)電壓大小的壓降，這可以避免輔助運(yùn)放限制主運(yùn)放的輸出擺幅。輔助運(yùn)算放大器可以顯著提升運(yùn)算放大器的整體增益，但是它會與主運(yùn)放形成局部反饋環(huán)路。該環(huán)路會在傳輸函數(shù)中引入零極點(diǎn)對。零極點(diǎn)對會延長運(yùn)算放大器的建立時(shí)間。

　　為了避免零極點(diǎn)對的影響，應(yīng)該使輔助運(yùn)放的單位增益帶寬(Waux)滿足：

　　式中：Wc為主放大器構(gòu)成的反饋環(huán)路的環(huán)路單位增益帶寬；Wp2為主放大器構(gòu)成的反饋環(huán)路的非主極點(diǎn)頻率。

　　考慮到輔助運(yùn)放的負(fù)載電容較小，可以使用較小的驅(qū)動(dòng)電流。設(shè)計(jì)中，取輔助運(yùn)放是主運(yùn)放電流的1／8。整體運(yùn)放使用開關(guān)電容共模反饋穩(wěn)定輸出共模電壓。表1列出了第1級使用的運(yùn)算放大器的幾個(gè)主要參數(shù)，其余運(yùn)放根據(jù)所在級的等效負(fù)載電容按比例減小偏置電流?！　?/p>

　　2．3 比較器

　　使用數(shù)字校正技術(shù)可以放寬對比較器失調(diào)電壓的要求，簡化比較器的設(shè)計(jì)。設(shè)計(jì)的比較器由3級組成：預(yù)防大級，重建鎖存器和輸出級，如圖5所示。使用預(yù)防大級，可以減小傳輸延時(shí)。由于預(yù)放大器的增益不需要很大，使用40μA的尾電流，這樣可以減小整個(gè)比較器的靜態(tài)功耗。在CLK為高時(shí)，輸出端箍位于閾值附近，在CLK變?yōu)榈秃螅亟ㄦi存器形成正反饋環(huán)路，將預(yù)放大級輸出的電壓差不斷放大，直至將輸出分別拉到電源和地。輸出級采用反相器，提升比較器的驅(qū)動(dòng)能力與避免亞穩(wěn)態(tài)效應(yīng)。

　　3 結(jié)果與分析

　　為了驗(yàn)證ADC的性能，在ADC的輸入端加入單一頻率的正弦波，并對輸出波形進(jìn)行傅里葉分析。圖6是采樣頻率是50 MHz，輸入25 MHz正弦波時(shí)的輸出頻譜圖。此時(shí)電路的SNDR=72．19 dB，SFDR=88．23 dB，對應(yīng)ENOB=11．70 b。圖7是輸入50MHz正弦波時(shí)，輸出信號的頻譜圖，此時(shí)電路的SNDR=71．59，SFDR=80．51 dB對應(yīng)ENOB=11．59 b。可見，通過取消SHA和匹配ADC的兩條通道的時(shí)間常數(shù)，在輸入低頻和高頻信號時(shí)ADC始終具有較好的線性度。在采樣頻率時(shí)50 MHz時(shí)，ADC的功耗為128 mW(不含參考電壓產(chǎn)生電路)。表2列出了ADC的主要性能參數(shù)。

　　4 結(jié)語

　　設(shè)計(jì)了一個(gè)12位50 MS／s的流水線ADC，該電路使用0．18μm 1P6M工藝實(shí)現(xiàn)。通過取消前端采樣保持電路，消除了采樣保持電路引起的失真和帶來的功耗開銷；經(jīng)過仔細(xì)匹配輸入時(shí)間常數(shù)，保證ADC在輸入高頻信號時(shí)依然保持足夠線性度；使用運(yùn)放縮減技術(shù)，進(jìn)一步辟低了功耗。仿真結(jié)果表明，該ADC滿足設(shè)計(jì)要求。