A/D轉換器(ADC)作為數(shù)字世界與真實世界的接口已經(jīng)成為了現(xiàn)代電子系統(tǒng)不可或缺的一部分。在各種類型的ADC中，流水線結構是當今滿足高速高精度要求的重要實現(xiàn)手段。在一些需要10位以上轉換精度，數(shù)十兆轉換速率的場合，如無線通信、雷達、數(shù)字視頻廣播處理等領域，流水線ADC得到了極廣泛的應用。傳統(tǒng)的流水線ADC前端總是配置有采樣保持電路(SHA)。SHA除了自身消耗一定的面積和功耗外，還引入了很大的噪聲，是流水線ADC的主要噪聲源之一。由于高的噪聲需要用大電容來克服，因此，取消SHA會允許系統(tǒng)使用更小的電容，這對減小系統(tǒng)功耗有決定意義。另外，采樣保持電路還會因為讓輸入信號混入諧波成分而給ADC帶來失真。在ADC前端使用SHA的唯一原因是由此可以避免當輸入信號頻率較高時，ADC的性能受到孔徑誤差的限制。
本文設計了一個沒有SHA電路的12位50MS/s的流水線ADC。通過使用時間常數(shù)匹配技術來抑制高頻輸入時產(chǎn)生的孔徑誤差。利用數(shù)字校正電路降低、ADC對比較器失調(diào)的敏感性。結果表明，輸入耐奎斯特頻率的信號時，電路SNDR達到72.19dB，SFDR達到88.23dB。當輸入頻率為50MHz的信號時，SFDR依然有80.51dB。
1 系統(tǒng)結構設計
流水線ADC由多級級聯(lián)而成，對于級數(shù)和每級的精度都有不同選擇。使用每級1.5位的結構可以多產(chǎn)生1位冗余位來進行數(shù)字冗余修正，大大減小比較器失調(diào)造成的影響；其次，這種結構的反饋系數(shù)是0.5，運放可以獲得較大的閉環(huán)帶寬。
圖1是ADC結構示意圖。整個流水線由10級，每級1.5位的子級電路和1個2位的快閃型ADC(FLASH ADC)組成。輸入信號直接輸入到第一級，經(jīng)過逐級轉換，把得到的22位數(shù)字輸出送入數(shù)字誤差校正單元進行校正。最后輸出12位的數(shù)字碼。
由于沒有SHA模塊，故利用第一級電路中經(jīng)修改過的余量增益電路(MDAC)替代SHA完成對輸入信號的采樣保持。具體的實現(xiàn)方式如圖2所示。
圖2中MDAC由運算放大器，采樣電容Cs1，Cs2，編碼控制電路及一系列開關構成。Cc1，Cc2和2個比較器構成子A/D轉換器(Sub ADC)。第1級電路的時鐘被分為了三相。輸入信號在CKSP結束時被采樣到Cs1，Cs2，Cc1，Cc2上。為了保持高線性度，輸入開關采用了柵壓自舉(Boot-strapped)開關。在CKL相時，Cc1，Cc2與輸入?yún)⒖茧妷合噙B。Cc1，Cc2與比較器相連接的極板一側會感生出輸入?yún)⒖茧妷号c輸入信號的差值。把這個差值送入比較器即可得到輸入信號與參考電平的大小關系。當CKL結束時，鎖存器鎖存比較結果。而編碼電路則根據(jù)比較結果生成控制碼供MDAC求值時使用。在CK1相位時，Cs1與輸出相連，Cs2根據(jù)控制碼與不同的參考電平相連，MDAC開始求值。
第2～10級電路使用傳統(tǒng)的每級1.5位的結構。同時，由于每級電路對精度的要求逐漸放低，因此可以在每級使用不同規(guī)格的運放以降低功耗與面積。本文使用了3種功耗依次遞減的運放。可以設計更多的運放，以進一步降低功耗。
2 電路設計
2.1 采樣網(wǎng)絡的時間常數(shù)匹配
如前所述，直接利用MDAC以取消SHA模塊會帶來潛在的孔徑誤差的問題。由圖2可知，MDAC與Sub ADC通過兩組不同的開關與電容組成的采樣網(wǎng)絡對輸入信號采樣。由于采樣網(wǎng)絡直接面對快速變化的輸入信號而非采樣保持電路輸出的直流信號，因此，采樣網(wǎng)絡時間常數(shù)的失配會造成MDAC與Sub ADC采樣到的電壓不同。并且這種誤差會隨著輸入信號頻率的增加而增加。當誤差超過數(shù)字校正電路所能處理的范圍時ADC的性能就會下降。為了克服時間常數(shù)失配引起的ADC高頻性能的退化，兩個采樣網(wǎng)絡的時間常數(shù)不能失配過多。另外，第1級電路的位數(shù)越低，數(shù)字校正電路可以處理的誤差電壓就越大，這可以放寬對時間常數(shù)匹配的要求。
當輸入頻率是fIN，幅度是Vref的正弦波時，如果MDAC與Sub ADC的采樣網(wǎng)絡的時間常數(shù)分別是τ，τ+△τ(△τ表示他們之間的失配)，且當采樣網(wǎng)絡的帶寬遠高于輸入信號的帶寬：
對于1.5位的結構，數(shù)字電路可以校正的誤差范圍是1/4Vref。為了不讓孔徑誤差超過這個范圍，必須使得：
因此只要兩者之間的時間常數(shù)的失配不超過40%，孔徑誤差就會落在數(shù)字電路的校正范圍以內(nèi)。實際上，數(shù)字校正電路處理的誤差還應該包括比較器的失調(diào)電壓，所以應該保證MDAC與Sub ADC的采樣網(wǎng)絡時間常數(shù)失配小于40%。
本文使用的Bootstrapped開關作為輸入開關。這種開關在導通時可以保持導通電阻恒定，這樣，因為開關導通電阻與輸入信號相關而造成的非線性會被大大降低。具體電路如圖3所示。M1，M2，C1，C2組成電荷泵，使M3的柵極與低電平為VDD，高電平為2VDD的方波信號相連。在CK為低電平時，M3和M12同時導通，使電容C2充電至電源電壓。此時M10，M7導通，M11的柵極通過M7和M10與地相連，M11處于斷開狀態(tài)。當CK為高電平時，M10，M3，M12斷開，M8，M9導通，這樣，C3上的電壓加到M11的柵源兩端?？梢娫贑K為高電平時M11的柵源電壓一直固定在VDD，與輸入信號無關。對于Sub ADC與MDAC，輸入開關的導通電阻可以分別表示為：
由于Bootsrapped開關在導通時，開關管的柵源電壓保持在VDD，因此開關的導通電阻只與開關管的尺寸有關。這樣開關導通電阻因與輸入信號相關而產(chǎn)生的非線性就被大大降低。
為了保持兩條信號通路的時間常數(shù)(τ=RC)一致，有：
于是，MDAC與Sub ADC的采樣開關的尺寸應該滿足：
式中：RONM，RONF，CS，Cc分別指MDAC與Sub ADC的采樣開關的導通電阻和采樣電容；(W/L)M，(W/L)M分別指MDAC與Sub ADC的開關管的尺寸。
2.2 運算放大器
運算放大器是流水線ADC中最重要的單元模塊，其消耗了整個ADC的大部分功耗。為了避免運放有限增益與帶寬對ADC的轉換精度產(chǎn)生影響，運放的開環(huán)增益和單位增益帶寬必須滿足：
設計的運放如圖4所示。主運放采用折疊式結構以擴大輸出擺幅。自舉放大器商樣是兩個折疊式放大器，其輸入管分別采用PMOS管與NMOS管輸入。這樣主運放中靠近電源與地的晶體管只需一個過驅動電壓大小的壓降，這可以避免輔助運放限制主運放的輸出擺幅。輔助運算放大器可以顯著提升運算放大器的整體增益，但是它會與主運放形成局部反饋環(huán)路。該環(huán)路會在傳輸函數(shù)中引入零極點對。零極點對會延長運算放大器的建立時間。
為了避免零極點對的影響，應該使輔助運放的單位增益帶寬(Waux)滿足：
式中：Wc為主放大器構成的反饋環(huán)路的環(huán)路單位增益帶寬；Wp2為主放大器構成的反饋環(huán)路的非主極點頻率。
考慮到輔助運放的負載電容較小，可以使用較小的驅動電流。設計中，取輔助運放是主運放電流的1/8。整體運放使用開關電容共模反饋穩(wěn)定輸出共模電壓。表1列出了第1級使用的運算放大器的幾個主要參數(shù)，其余運放根據(jù)所在級的等效負載電容按比例減小偏置電流。
2.3 比較器
使用數(shù)字校正技術可以放寬對比較器失調(diào)電壓的要求，簡化比較器的設計。設計的比較器由3級組成：預防大級，重建鎖存器和輸出級，如圖5所示。使用預防大級，可以減小傳輸延時。由于預放大器的增益不需要很大，使用40μA的尾電流，這樣可以減小整個比較器的靜態(tài)功耗。在CLK為高時，輸出端箍位于閾值附近，在CLK變?yōu)榈秃螅亟ㄦi存器形成正反饋環(huán)路，將預放大級輸出的電壓差不斷放大，直至將輸出分別拉到電源和地。輸出級采用反相器，提升比較器的驅動能力與避免亞穩(wěn)態(tài)效應。
3 結果與分析
為了驗證ADC的性能，在ADC的輸入端加入單一頻率的正弦波，并對輸出波形進行傅里葉分析。圖6是采樣頻率是50MHz，輸入25MHz正弦波時的輸出頻譜圖。此時電路的SNDR=72.19dB，SFDR=88.23dB，對應ENOB=11.70b。圖7是輸入50MHz正弦波時，輸出信號的頻譜圖，此時電路的SNDR=71.59，SFDR=80.51dB對應ENOB=11.59b?？梢?，通過取消SHA和匹配ADC的兩條通道的時間常數(shù)，在輸入低頻和高頻信號時ADC始終具有較好的線性度。在采樣頻率時50MHz時，ADC的功耗為128mW(不含參考電壓產(chǎn)生電路)。表2列出了ADC的主要性能參數(shù)。
4 結語
設計了一個12位50MS/s的流水線ADC，該電路使用0.18μm 1P6M工藝實現(xiàn)。通過取消前端采樣保持電路，消除了采樣保持電路引起的失真和帶來的功耗開銷；經(jīng)過仔細匹配輸入時間常數(shù)，保證ADC在輸入高頻信號時依然保持足夠線性度；使用運放縮減技術，進一步辟低了功耗。仿真結果表明，該ADC滿足設計要求。