摘   要： 提出一種新型、實用的軟件無線電模型，基于該模型討論了某軍用的全數(shù)字短波接收機的系統(tǒng)結構、功能、設計難點和解決方法。
關鍵詞： 軟件無線電  數(shù)字信號處理器  數(shù)字化

　　 軟件無線電的概念自問世以來就受到廣大系統(tǒng)工程師的普遍重視，成為大型系統(tǒng)設計的目標。本文遵循軟件無線電的設計理念，參考了多個系統(tǒng)設計實例，提出了一種新的軟件無線電模型，并以其為指導來設計全數(shù)字短波接收機。在給出某軍用新型全數(shù)字短波接收機的主要功能和系統(tǒng)結構的基礎上，深入分析了設計的難點及解決的方法。
1  一種軟件無線電的新模型
　　近年來，軟件無線電在眾多領域(尤其是在無線通信領域)有了廣泛的應用。隨著軟件無線電由理論向實用的不斷推廣，有必要建立一種高效、實用的系統(tǒng)模型，并在此模型的基礎上進行軟件無線電系統(tǒng)的開發(fā)和研制[1]。理想的軟件無線電要求直接對射頻信號進行數(shù)字化，由數(shù)字信號處理器（DSP）完成所有的調制、解調和濾波等信號處理功能。如有必要，還需將處理完的數(shù)據送往高速數(shù)模轉換器（DAC）直接轉換成模擬信號，經放大后輸出。理想軟件無線電的結構模型包括模數(shù)轉換器(ADC)、DSP和DAC[2]，如圖1所示。
 雖然理想軟件無線電模型有很多優(yōu)點[3]，但是現(xiàn)階段還不能實用。主要有如下原因：(1)ADC對射頻信號直接進行低通采樣，所以對ADC的采樣速率、工作帶寬和動態(tài)范圍都有著極高的要求[4]，而現(xiàn)有的ADC器件無法滿足該要求。(2)經過ADC采樣后的數(shù)據流速率非常高，需直接送往DSP進行處理?，F(xiàn)階段的DSP芯片無論是在接口速率，還是在處理能力方面都難以滿足要求，不能實現(xiàn)實時處理。

　　 在現(xiàn)有器件水平的制約下，為了充分體現(xiàn)軟件無線電的設計理念，更好地兼顧硬件和軟件的設計，盡可能地提高系統(tǒng)性能，本文提出一種基于分層的、由事件驅動的軟件無線電模型，其系統(tǒng)結構如圖2所示。
 射頻信號經放大后（圖中省略）被模擬下變頻，得到帶寬約為30M的中頻信號。在滿足采樣定理的前提下，對中頻信號進行低通采樣（采樣率一般可為80MSPS）。中頻數(shù)字信號的速率仍然很高，不適合直接送給DSP進行處理，可以先通過數(shù)字下變頻器將其變換到基帶，再送給數(shù)字處理單元。經處理后的數(shù)字信號如果要調制發(fā)射，則可以先通過數(shù)字上變頻器，變換成中頻數(shù)字信號；然后經高速DAC轉換成模擬信號后，再模擬上變頻；最后經放大后由天線發(fā)射出去（圖中省略）。如果不需要調制發(fā)射，可將數(shù)字處理單元處理后的信號經數(shù)字接口或模擬接口直接輸出。

　　數(shù)字處理單元是整個模型的核心，也是分層概念的具體體現(xiàn)。主要由3部分構成：通用數(shù)字信號處理器、現(xiàn)場可編程門陣列（FPGA）和微控制單元（MCU）。根據它們對數(shù)據流的操作，可將其劃分為3個層次：運算層、控制層和管理層。數(shù)字處理單元分層模型如圖3所示。

　　DSP是整個系統(tǒng)的計算核心，用來完成調制、解調和濾波等功能，它主要是對透明的數(shù)據流進行運算處理，所以DSP被認為是運算層設備。FPGA主要用于實現(xiàn)數(shù)據格式的轉換、數(shù)據的組幀、數(shù)據鏈路的重組等，是整個系統(tǒng)的數(shù)據交換通路，可以根據上層命令控制數(shù)據的流向，所以FPGA是控制層設備。MCU主要提供人機接口，如運行嵌入式操作系統(tǒng)，對整個系統(tǒng)的工作情況進行監(jiān)測管理，所以MCU可以劃分為管理層設備。
　　整個模型是由事件驅動的。管理層設備MCU接收到外部事件請求后，對其進行解析，轉換成命令下發(fā)，控制下層數(shù)據鏈路的重組及計算模塊的調度。根據外部事件請求的不同，系統(tǒng)的鏈路結構、軟件結構也會隨之變化。
　　以上提出的由事件驅動的、基于分層概念的軟件無線電模型是一種現(xiàn)階段實用的通用模型。它在最大限度上體現(xiàn)了軟件無線電的設計宗旨，且結構清晰，對整個硬件平臺和軟件算法的設計都提供了鮮明的思路。
2  全數(shù)字短波接收機的主要功能及系統(tǒng)結構
　　某軍用全數(shù)字短波接收機就是基于上述軟件無線電的分層模型而設計的，主要實現(xiàn)短波全頻段信號的快速搜索、解調與分析。具體功能分為以下幾大類。
　　(1)頻帶掃描：將整個短波頻段以2M帶寬進行劃分，系統(tǒng)對全頻段或某個特定頻段進行掃描。通過FFT計算頻譜，根據參考門限來確定信號的有無，并將結果上報。由于選用高性能的DSP，掃描速率可以達到500MHz。
　　(2)跳頻信號搜索：系統(tǒng)在1M帶寬內，計算信號頻譜，統(tǒng)計出跳頻集，計算出跳速、跳寬，并將其上報，同時有可能要引導激勵器進行干擾。
　　(3)特征信號搜索：對特定信號（如ALE和LINK11）進行搜索，DSP計算高分辨率頻譜（12Hz），再進行具體特征分析、模板匹配等操作，確定特征信號的有無，以及頻率點位置，為特征信號解調提供依據。
　　(4)信號分析：對指定頻帶內的信號進行實時分析，給出其調制方式及各種調制參數(shù)。同時可以進行解調。
　　(5)高速采樣：將短波射頻信號數(shù)字化后，不經過數(shù)字下變頻，直接經FPGA組幀后送給DSP，存到其外部存儲器中。然后打包上報，以便于對短波信號做進一步研究分析。
　　全數(shù)字短波接收機的結構框圖如圖4所示。

　　(1)ADC：對模擬輸入信號進行低通采樣，采樣率為80M。為了達到80dB的動態(tài)，選用的是14位的ADC。由于直接低通采樣，所以前端的器件很少，使得整個設備是便攜式的，可以背負或手提。采樣后的數(shù)據流同時送往PDC和FPGA。
　　(2)PDC：對采樣信號進行數(shù)字下變頻，輸出基帶信號。PDC的載頻、濾波器和增益都是可編程的，可以靈活地進行設置。PDC的配置是影響系統(tǒng)性能的關鍵因素之一，如配置的速度會影響頻帶掃描的速度、濾波器的設計會影響輸出基帶信號的信噪比。輸出的基帶信號送給FPGA。
　　(3)FPGA：是整個系統(tǒng)的控制中心，它控制系統(tǒng)數(shù)據流的走向，負責數(shù)據鏈路的搭建。在不同的工作模式下，F(xiàn)PGA會選擇接收不同數(shù)據源（PDC或ADC）的數(shù)據，對其進行格式變換、組幀，然后送往DSP單元的不同接口，同時將經DSP單元處理過的數(shù)據輸送到不同的目的地。所以FPGA是分層模型中連接上層和下層的橋梁，是保證整個軟件無線電平臺靈活通用的關鍵器件。
　　(4)DSP單元：由2塊DSP及其外圍SDRAM構成。由于整個系統(tǒng)功能復雜，故選用2塊高性能的浮點DSP。此外選用TI公司的TMS320C6713，分別作為主DSP和從DSP。主、從DSP都有外掛的SDRAM，以實現(xiàn)對程序空間和數(shù)據空間的擴展。DSP主要完成對基帶信號的處理，在不同的工作模式下，主、從DSP分別完成不同的功能。DSP是整個系統(tǒng)的心臟，它的運算速度是決定系統(tǒng)能否正常工作的關鍵。C6713可以工作在200MHz，加上內部強大的并行指令體系和流水線結構，能滿足系統(tǒng)的實時性要求。
　　(5)MCU單元：包括ARM芯片（S3C4510B）及其外設，如FLASH、SDRAM和網絡接口芯片等。在ARM芯片中運行一個嵌入式操作系統(tǒng)（uClinux），實現(xiàn)對系統(tǒng)的管理和與外界的接口。外部接口分為2種：遠程百兆以太網接口和本地主機接口?？梢詮倪h程端和本機同時控制系統(tǒng)的運行，觀測運行的結果。ARM由遠程或本機事件觸發(fā)后，向下層轉發(fā)命令，從而控制數(shù)據鏈路的重組及計算模塊的調度。所以MCU單元是系統(tǒng)的管理核心，它提供人機接口，是關系到系統(tǒng)可用性和穩(wěn)定性的重要部件。
　　(6)RS422驅動：激勵器是軍事對抗中不可缺少的設備。接收機在感興趣的頻點搜索到信號后，可能要立即引導激勵器進行干擾。為了保證響應速度，選用了RS422接口將數(shù)據快速傳送給激勵器。
　　(7)DAC：將解調的話音信號轉換并輸出。
3  全數(shù)字短波接收機的設計難點及解決方法
　　(1)采樣率高，導致系統(tǒng)工作頻率高，大部分接口的數(shù)據流速率也很高。所以必須依照高速數(shù)字系統(tǒng)設計的原則，減少系統(tǒng)的電磁干擾，以保證信號的完整性。FPGA是整個系統(tǒng)的數(shù)據交換中心，它的設計顯得尤為重要。此處選用的是VERTEXII系列FPGA，其內部含有數(shù)控電阻（Digital Controlled Impedance，DCI），可以用來對傳輸線進行匹配，而且隨著外界環(huán)境（如溫度）的變化，能自動進行調節(jié)。不需要在芯片外部再接匹配電阻，減少了電路板的面積及布線的難度。
　　(2)由于FPGA的全局時鐘頻率很高（100MHz），因此FPGA邏輯的設計至關重要。模塊化、層次化是大型設計所必需的。合理的功能定義、模塊分割是關系到電路最終能否達到性能要求的關鍵。在源代碼（VHDL語言）設計過程中，盡量采用流水線結構，減少子器件（如VHDL中的一個PROCESS）中的邏輯傳遞深度，以達到時鐘頻率的要求。
　　(3)主、從DSP之間的通信是制約系統(tǒng)性能、提高系統(tǒng)魯棒性的重要因素。在多數(shù)情況下，主、從DSP之間有大量的數(shù)據要傳輸。例如，從DSP進行FFT運算，然后將頻譜上報給主DSP。如果主、從DSP之間的通信速率不夠高，或是不穩(wěn)定，勢必影響整個系統(tǒng)的性能。為此采用DSP的HPI接口（Host-Port Interface）。主、從DSP之間的通信接口如圖5所示。

　　主DSP通過異步RAM接口訪問從DSP的HPI接口，數(shù)據線直接相連。異步RAM控制線連到FPGA，由FPGA作必要的邏輯轉換后與HPI控制線相連。在此方式下，主DSP進行2次RAM操作就可以訪問1次HPI(分別訪問高位和低位)，即完成1個字（32位）的讀寫，速率相當高，可達50MBps。
　　(4)系統(tǒng)將搜索和分析功能整合在一起，導致DSP的程序量很大，不能完全放在片內（片內只有192KB空間）。所以有些代碼段和大部分的數(shù)據段都要放在片外的SDRAM中，訪問片外的速度要比訪問片內慢得多。為了提高系統(tǒng)性能，采取了動態(tài)調度的策略。
4  結  論
　　本文提出的由事件驅動的、基于分層結構的軟件無線電模型，給現(xiàn)階段的軟件無線電系統(tǒng)設計提供了較好的參考依據?；诖四Ｐ驮O計的某軍用全數(shù)字短波接收機系統(tǒng)充分體現(xiàn)了軟件無線電的優(yōu)越性，無論是在性能、價格還是在實用性方面，都優(yōu)于傳統(tǒng)的短波接收機。該系統(tǒng)現(xiàn)已調試成功，正由軍方測試和試用。
參考文獻
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