隨著芯片技術(shù)的發(fā)展，基于片上系統(tǒng)SoC（System on Chip）架構(gòu)的開發(fā)設(shè)計(jì)成為現(xiàn)實(shí)，數(shù)字接收機(jī)的性能得到了很大的改進(jìn)。本文根據(jù)Altera公司提出的最新SoC架構(gòu)，選取Cyclone V SX C6系列芯片，設(shè)計(jì)實(shí)現(xiàn)一款中頻數(shù)字接收機(jī)，與參考文獻(xiàn)[1-2]設(shè)計(jì)思想一樣，目的是為了讓接收機(jī)系統(tǒng)更加快速、靈活、可靠和一體化。文章首先簡(jiǎn)要介紹SoC，然后介紹接收機(jī)系統(tǒng)框圖設(shè)計(jì)，接著介紹各功能模塊的實(shí)現(xiàn)，最后搭建實(shí)驗(yàn)環(huán)境測(cè)量接收機(jī)工作性能。

1 SoC簡(jiǎn)介

    SoC作為一種片上系統(tǒng)，在FPGA架構(gòu)中集成硬核處理器系統(tǒng)HPS（Hard Processor System），包括ARM處理器、常用外設(shè)和存儲(chǔ)器控制器等，具有硬核邏輯的性能、功耗和成本優(yōu)勢(shì)；SoC采用經(jīng)過優(yōu)化的低功耗28 nm（28LP）工藝技術(shù)，HPS和FPGA架構(gòu)獨(dú)立供電，并可任意順序配置和啟動(dòng)；SoC架構(gòu)之間使用先進(jìn)可擴(kuò)展接口AXI（Advanced eXtensible Interface）總線互聯(lián)，實(shí)現(xiàn)數(shù)據(jù)的高速交換；SoC提供高達(dá)128 Gb/s的帶寬，并且具有高速緩存連續(xù)硬件加速器，實(shí)現(xiàn)了HPS與FPGA之間數(shù)據(jù)的一致性。

2 中頻數(shù)字接收機(jī)設(shè)計(jì)

    FPGA包括精度可變的DSP模塊，224個(gè)18×18乘法器。乘法器可用于實(shí)現(xiàn)快速傅里葉變換、解碼、有限脈沖響應(yīng)（FIR）濾波器等功能，DSP模塊可實(shí)現(xiàn)快速基帶信號(hào)處理運(yùn)算，讓整個(gè)系統(tǒng)具有實(shí)時(shí)動(dòng)態(tài)信號(hào)的處理能力。HPS核心ARM Cortex-A9雙核處理器，運(yùn)行速度為800 MHz。系統(tǒng)外部設(shè)備包括：射頻前端、A/D轉(zhuǎn)換器、時(shí)鐘源、DDR3存儲(chǔ)器、SD卡、上位機(jī)等。本文中FPGA功能模塊主要包括數(shù)字下變頻DDC（Digital Down Converter）和基帶信號(hào)處理等功能。HPS功能模塊主要包括設(shè)備初始化、網(wǎng)絡(luò)初始化、命令解析和傳遞、數(shù)據(jù)接收和發(fā)送等功能。接收機(jī)系統(tǒng)設(shè)計(jì)框圖如圖1所示。

    圖1中HPS-FPGA接口包括HPS-to-FPGA Bridge、FPGA-to-HPS Bridge、LW HPS-to-FPGA Bridge，接口的數(shù)據(jù)流方向如圖2所示。其中LW HPS-to-FPGA Bridge用于控制通道，HPS-to-FPGA Bridge、FPGA-to-HPS Bridge用于數(shù)據(jù)傳輸。采用Quartus II軟件系統(tǒng)集成工具Qsys使Altera的Avalon總線與ARM的AXI總線混聯(lián)，配置HPS-FPGA接口參數(shù)，便可實(shí)現(xiàn)HPS與FPGA通信。A/D轉(zhuǎn)換器與主板通過高速中間接口HSMC（High Speed Mezzanine Card）相連，滿足中頻數(shù)據(jù)的高速傳輸要求。接收機(jī)與上位機(jī)通過網(wǎng)線連接，采用TCP或者UDP協(xié)議傳輸。

2.1 FPGA功能模塊

    數(shù)字下變頻技術(shù)包括數(shù)字混頻器、數(shù)字控制振蕩器NCO（Numerically Controlled Oscillator）和有限脈沖響應(yīng)FIR（Finite Impulse Response）低通濾波器三部分，實(shí)現(xiàn)將高速率信號(hào)下變到低速率基帶信號(hào)?；鶐盘?hào)處理包括頻譜分析、國(guó)際電信聯(lián)盟ITU（International Telecommunication Union）參數(shù)測(cè)量、場(chǎng)強(qiáng)計(jì)算、音頻解調(diào)功能。使用FPGA實(shí)現(xiàn)數(shù)字下變頻和基帶信號(hào)處理，既能消除射頻鏈路引進(jìn)的干擾，還能進(jìn)行增益補(bǔ)償。

    根據(jù)參考文獻(xiàn)[3-4]提出的DDC模型各自特點(diǎn)，本文采用改進(jìn)的超外差接收體制中的寬帶中頻數(shù)字化的DDC模型，如圖3所示。NCO采用效率較高的查表法實(shí)現(xiàn)，數(shù)字正交解調(diào)將數(shù)字中頻信號(hào)變換為正交I/Q兩路信號(hào)，便于數(shù)據(jù)采集和信號(hào)處理。為了消除數(shù)字接收機(jī)I/Q支路不平衡，對(duì)I/Q支路進(jìn)行時(shí)域補(bǔ)償，減少系統(tǒng)的誤碼率^[5]。采用正交變換后，可以很容易計(jì)算信號(hào)的瞬時(shí)頻率、瞬時(shí)幅度和瞬時(shí)相位，有利于對(duì)信號(hào)頻譜計(jì)算、抗干擾等處理^[6]。多級(jí)抽取系統(tǒng)對(duì)數(shù)據(jù)進(jìn)行抽樣濾波，便于后續(xù)基帶信號(hào)處理，提高處理速度。FIR低通濾波器采用參考文獻(xiàn)[7]提出的一種優(yōu)化結(jié)構(gòu)FIR濾波器設(shè)計(jì)，實(shí)現(xiàn)乘法器的復(fù)用，提高濾波器的吞吐率，一個(gè)時(shí)鐘周期完成一次濾波，節(jié)省FPGA資源^[7]。

2.2 HPS功能模塊

    程序采用模塊化設(shè)計(jì)思想，將設(shè)備、網(wǎng)絡(luò)、命令、數(shù)據(jù)模塊封裝成類，便于維護(hù)和拓展。開發(fā)多線程運(yùn)行，使接收機(jī)同時(shí)執(zhí)行接收上位機(jī)命令、數(shù)據(jù)讀取和發(fā)送等功能。主線程啟動(dòng)后，首先進(jìn)行設(shè)備初始化，然后等待上位機(jī)發(fā)送網(wǎng)絡(luò)連接請(qǐng)求。當(dāng)網(wǎng)絡(luò)連接成功后，等待接收上位機(jī)命令，解析命令，執(zhí)行相應(yīng)操作。如：控制射頻前端接收頻率、射頻衰減、I/Q數(shù)據(jù)獲取、采樣帶寬、中頻衰減等。子線程根據(jù)命令要求負(fù)責(zé)從FPGA端讀取數(shù)據(jù)，通過網(wǎng)口發(fā)送數(shù)據(jù)到上位機(jī)顯示。主線程程序工作流程如圖4所示，子線程程序工作流程如圖5所示。

3 中頻數(shù)字接收機(jī)應(yīng)用測(cè)試

    搭建監(jiān)測(cè)環(huán)境，連接天線、射頻前端、接收機(jī)、上位機(jī)，測(cè)試接收機(jī)系統(tǒng)是否可以正常工作以及工作性能。上電啟動(dòng)，系統(tǒng)參數(shù)設(shè)置為中頻頻率101.7 MHz、濾波帶寬120 kHz、垂直極化、常規(guī)衰減、快速檢波、自動(dòng)增益?？罩袩o線電監(jiān)測(cè)測(cè)試結(jié)果包括：頻譜圖、I/Q時(shí)域圖、I/Q星座圖、場(chǎng)強(qiáng)圖、場(chǎng)強(qiáng)概率分布圖、ITU測(cè)量結(jié)果。

    首先選擇FM解調(diào)制式，測(cè)試結(jié)果如圖6所示，其中ITU結(jié)果：正向頻偏指數(shù)為48.613 kHz，頻偏指數(shù)為46.283 kHz，負(fù)向頻偏指數(shù)為-42.572 kHz，β%帶寬為119.707 kHz，XdB帶寬為116.192 kHz。打開聲音開關(guān)，能清楚地收聽到廣播聲音信號(hào)，表明信號(hào)解調(diào)正確。片上系統(tǒng)中FPGA與HPS數(shù)據(jù)傳輸速率實(shí)測(cè)達(dá)到656.45 Mb/s。

    然后選擇AM解調(diào)制式，測(cè)試結(jié)果如圖7所示，其中ITU結(jié)果：正向調(diào)制深度為5%，負(fù)向調(diào)制深度為-36%，調(diào)制深度為40%，β%帶寬為119.707 kHz，XdB帶寬為117.950 kHz。打開聲音開關(guān)，能清楚地收聽到廣播聲音信號(hào)，表明信號(hào)解調(diào)正確。片上系統(tǒng)中FPGA與HPS數(shù)據(jù)傳輸速率實(shí)測(cè)達(dá)到652.37 Mb/s。

    本文根據(jù)軟件無線電思想和基本原理^[8]，提出了一種基于SoC芯片方案的中頻數(shù)字接收機(jī)設(shè)計(jì)。利用FPGA的數(shù)據(jù)運(yùn)算處理速度優(yōu)勢(shì)，完成設(shè)計(jì)了接收機(jī)的數(shù)據(jù)處理主要功能，提高系統(tǒng)實(shí)時(shí)性能，實(shí)現(xiàn)對(duì)信號(hào)的迅速響應(yīng)。利用ARM核處理事務(wù)的優(yōu)勢(shì)，實(shí)現(xiàn)對(duì)接收機(jī)系統(tǒng)的配置和調(diào)度。選取Cyclone V SX C6系列為主芯片，完成軟硬件設(shè)計(jì)。搭建實(shí)驗(yàn)環(huán)境測(cè)量接收機(jī)工作性能，結(jié)果表明本文所設(shè)計(jì)的中頻數(shù)字接收機(jī)能準(zhǔn)確地、快速地測(cè)量出信號(hào)的各個(gè)參數(shù)，滿足信號(hào)監(jiān)測(cè)要求。

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