基于FPGA的卷积神经网络并行加速器设计
2021年电子技术应用第2期
王 婷，陈斌岳，张福海
南开大学 电子信息与光学工程学院，天津300350
摘要： 近年来，卷积神经网络在许多领域中发挥着越来越重要的作用，然而功耗和速度是限制其应用的主要因素。为了克服其限制因素,设计一种基于FPGA平台的卷积神经网络并行加速器，以Ultra96-V2 为实验开发平台，而且卷积神经网络计算IP核的设计实现采用了高级设计综合工具，使用Vivado开发工具完成了基于FPGA的卷积神经网络加速器系统设计实现。通过对GPU和CPU识别率的对比实验，基于FPGA优化设计的卷积神经网络处理一张图片的时间比CPU要少得多，相比GPU功耗减少30倍以上，显示了基于FPGA加速器设计的性能和功耗优势，验证了该方法的有效性。
中圖分類號： TN402
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.200858
中文引用格式： 王婷，陳斌岳，張福海. 基于FPGA的卷積神經(jīng)網(wǎng)絡并行加速器設計[J].電子技術(shù)應用，2021，47(2)：81-84.
英文引用格式： Wang Ting，Chen Binyue，Zhang Fuhai. Parallel accelerator design for convolutional neural networks based on FPGA[J]. Application of Electronic Technique，2021，47(2)：81-84.
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.200858
中文引用格式： 王婷，陳斌岳，張福海. 基于FPGA的卷積神經(jīng)網(wǎng)絡并行加速器設計[J].電子技術(shù)應用，2021，47(2)：81-84.
英文引用格式： Wang Ting，Chen Binyue，Zhang Fuhai. Parallel accelerator design for convolutional neural networks based on FPGA[J]. Application of Electronic Technique，2021，47(2)：81-84.
Parallel accelerator design for convolutional neural networks based on FPGA
Wang Ting，Chen Binyue，Zhang Fuhai
College of Electronic Information and Optical Engineering，Nankai University，Tianjin 300350，China
Abstract： In recent years, convolutional neural network plays an increasingly important role in many fields. However, power consumption and speed are the main factors limiting its application. In order to overcome its limitations, a convolutional neural network parallel accelerator based on FPGA platform is designed. Ultra96-v2 is used as the experimental development platform, and the design and implementation of convolutional neural network computing IP core adopts advanced design synthesis tools. The design and implementation of convolutional neural network accelerator system based on FPGA is completed by using vivado development tools. By comparing the recognition rate of GPU and CPU, the convolutional neural network based on FPGA optimized design takes much less time to process a picture than CPU, and reduces the power consumption of GPU by more than 30 times. It shows the performance and power consumption advantages of FPGA accelerator design, and verifies the effectiveness of this method.
Key words : parallel computing；convolutional neural network；accelerator；pipeline
0 引言
隨著人工智能的快速發(fā)展，卷積神經(jīng)網(wǎng)絡越來越受到人們的關(guān)注。由于它的高適應性和出色的識別能力，它已被廣泛應用于分類和識別、目標檢測、目標跟蹤等領(lǐng)域[1]。與傳統(tǒng)算法相比，CNN的計算復雜度要高得多，并且通用CPU不再能夠滿足計算需求。目前，主要解決方案是使用GPU進行CNN計算。盡管GPU在并行計算中具有自然優(yōu)勢，但在成本和功耗方面存在很大的缺點。卷積神經(jīng)網(wǎng)絡推理過程的實現(xiàn)占用空間大，計算能耗大[2]，無法滿足終端系統(tǒng)的CNN計算要求。FPGA具有強大的并行處理功能，靈活的可配置功能以及超低功耗，使其成為CNN實現(xiàn)平臺的理想選擇。FPGA的可重配置特性適合于變化的神經(jīng)網(wǎng)絡網(wǎng)絡結(jié)構(gòu)。因此，許多研究人員已經(jīng)研究了使用FPGA實現(xiàn)CNN加速的方法[3]。本文參考了Google提出的輕量級網(wǎng)絡MobileNet結(jié)構(gòu)[4]，并通過并行處理和流水線結(jié)構(gòu)在FPGA上設計了高速CNN系統(tǒng)，并將其與CPU和GPU的實現(xiàn)進行了比較。
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作者信息:
王 婷，陳斌岳，張福海
(南開大學 電子信息與光學工程學院，天津300350)
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