出于物理極限和制造成本的原因，通過晶體管微縮工藝以實(shí)現(xiàn)更高經(jīng)濟(jì)價(jià)值的邏輯正逐漸變得不再有效。而早在1965年，戈登摩爾就在自己的一篇論文中預(yù)測(cè)稱，“事實(shí)證明，使用較小的功能模塊（單獨(dú)封裝和互連）構(gòu)建大型系統(tǒng)將更經(jīng)濟(jì)?！?br/>

　　從技術(shù)發(fā)展角度來看，當(dāng)工藝節(jié)點(diǎn)從16/12nm向3nm、2nm演進(jìn)，甚至跨過納米門檻后，先進(jìn)的邏輯技術(shù)能否繼續(xù)提供未來計(jì)算系統(tǒng)所需的能源效率，成為行業(yè)關(guān)心的重點(diǎn)。而從市場(chǎng)趨勢(shì)來看，過去十年中，數(shù)據(jù)計(jì)算量的發(fā)展超過了過去四十年的總和，云計(jì)算、大數(shù)據(jù)分析、人工智能、AI推斷、移動(dòng)計(jì)算，甚至自動(dòng)駕駛汽車都需要海量計(jì)算。

　　于是，一條不再是直線的IC技術(shù)發(fā)展路線，以及市場(chǎng)對(duì)創(chuàng)新解決方案的需求，將封裝，尤其是先進(jìn)封裝技術(shù)，推向了創(chuàng)新的前沿。

　　根據(jù)Yole Developpement最新的數(shù)據(jù)，2020年至2026年，先進(jìn)封裝市場(chǎng)復(fù)合年增長(zhǎng)率約為7.9%。到2025年，該市場(chǎng)營(yíng)收就將突破420億美元，這幾乎是傳統(tǒng)封裝市場(chǎng)預(yù)期增長(zhǎng)率（2.2%）的三倍。其中，2.5D/3D堆疊IC、嵌入式芯片封裝（Embedded Die, ED）和扇出型封裝（Fan-Out, FO）是增長(zhǎng)最快的技術(shù)平臺(tái)，復(fù)合年增長(zhǎng)率分別為21%、18%和16%。

　　高速增長(zhǎng)背后的“推手”

　　從發(fā)展必要性出發(fā)，先進(jìn)封裝的優(yōu)點(diǎn)是顯而易見的：

　　新的先進(jìn)封裝可以跨過技術(shù)瓶頸。因?yàn)槔眯鹿?jié)點(diǎn)生產(chǎn)，其光罩尺寸相關(guān)的設(shè)備需求不容易滿足，生產(chǎn)成本大幅提升，晶體管持續(xù)小型化的經(jīng)濟(jì)效益不突出。

　　并非每個(gè)邏輯功能（IP）都需要相同的工藝節(jié)點(diǎn)。所以通過小芯片（Chiplet）的形式，利用IP模塊化方法設(shè)計(jì)新SiP，實(shí)現(xiàn)異構(gòu)整合，會(huì)比SoC更有優(yōu)勢(shì)。

　　傳統(tǒng)IC封裝設(shè)計(jì)周期長(zhǎng)，需要預(yù)定義/固定的機(jī)械結(jié)構(gòu)，解決熱、電、電磁的方法雖然較容易，但速度與運(yùn)算效能不容易提升。

　　最新的2.5D/3D-IC、FOWLP封裝技術(shù)，正在進(jìn)行的關(guān)于Chiplet標(biāo)準(zhǔn)交換格式的討論，如（AIB、BoW、HBM等），都有助于下一代多芯片或異構(gòu)整合（HI）設(shè)計(jì)所需的電路板設(shè)計(jì)開發(fā)，對(duì)于人才的招募與專業(yè)知識(shí)積累也較容易。

　　下圖呈現(xiàn)的是半導(dǎo)體封裝技術(shù)的“范式躍遷（Paradigm Change）”趨勢(shì)，其核心要義就是“封裝正從PCB向IC靠近”。一些新的技術(shù)與趨勢(shì)，例如異構(gòu)整合與多芯片（Chiplets）封裝、SiP取代SoC、TSV/FOWLP技術(shù)、2.5D/3D芯片堆疊，正成為“傳統(tǒng)封裝”與“先進(jìn)封裝”的主要差異點(diǎn)。

　　目前來看，一方面，在最新節(jié)點(diǎn)上設(shè)計(jì)SoC需要龐大的工程團(tuán)隊(duì)，找齊所有必需的專家對(duì)系統(tǒng)和軟件公司來說并不容易；另一方面，“并不是所有的應(yīng)用都需要SoC芯片”。以5G、汽車電子、物聯(lián)網(wǎng)設(shè)計(jì)中所需的模擬/射頻部分為例，其所占面積幾乎未受益于工藝尺寸縮小，65nm似乎是最佳的工藝節(jié)點(diǎn)。同時(shí)，USB/攝像頭/以太網(wǎng)等功能都需要針對(duì)新節(jié)點(diǎn)制程重新設(shè)計(jì)。

　　不過，以上這些是從生產(chǎn)制造角度出發(fā)得出的觀察，先進(jìn)封裝真正影響的，其實(shí)是設(shè)計(jì)者的思考模式與工作方法。原因有二，一是因?yàn)樾酒S（Foundry）與封裝測(cè)試廠（OSATs）都提供不同的先進(jìn)封裝解決方案，用戶選擇更多；二是制造商各自都在推動(dòng)不同的參考流程、PDK和ADK（組裝設(shè)計(jì)套件）供客戶選擇，產(chǎn)品開發(fā)周期與良率都有改善。

　　異構(gòu)計(jì)算對(duì)先進(jìn)封裝技術(shù)的推動(dòng)同樣不可小覷。當(dāng)前，要解決算力增長(zhǎng)問題，除了繼續(xù)通過CMOS微縮來提高密度之外，能夠?qū)⒉煌瞥?架構(gòu)、不同指令集、不同功能的硬件進(jìn)行組合的異構(gòu)計(jì)算，也已經(jīng)成為解決算力瓶頸的重要方式。而先進(jìn)封裝的出現(xiàn)，不但能夠快速達(dá)到芯片需要的功耗、體積、性能的要求，降低成本，易于實(shí)現(xiàn)。同時(shí)，也能夠更好地提高芯片內(nèi)集成密度，且靈活度高、發(fā)展空間大。

　　我們甚至可以這樣認(rèn)為，“極致的異構(gòu)集成，就是將越來越小的IP和越來越小的區(qū)塊集合在一起，這就是封裝技術(shù)的未來趨勢(shì)。

　　不過，盡管目前業(yè)內(nèi)普遍使用”先進(jìn)封裝“一詞來描述半導(dǎo)體產(chǎn)品從二維到三維發(fā)展，或者從單一芯片封裝到多個(gè)甚至多種芯片封裝在一起的狀態(tài)。但也有不少業(yè)內(nèi)專家表示，”科學(xué)技術(shù)是持續(xù)進(jìn)步的，所謂先進(jìn)也是相對(duì)的，‘先進(jìn)封裝’與‘傳統(tǒng)封裝’間是否存在一條明確的分界線尚難以確定，特別是對(duì)日新月異的半導(dǎo)體產(chǎn)業(yè)而言。“未來，隨著封裝技術(shù)的連續(xù)性演進(jìn)，與之相配合的工具會(huì)變得更加復(fù)雜，需要整個(gè)生態(tài)系統(tǒng)一起朝前推進(jìn)，一起高效的不斷優(yōu)化，真正釋放”先進(jìn)封裝“的性能。

　　亟待解決的技術(shù)挑戰(zhàn)

　　2.5D/3D封裝技術(shù)是”先進(jìn)封裝“的核心，提升互聯(lián)密度和采用Chiplet設(shè)計(jì)是兩條驅(qū)動(dòng)”先進(jìn)封裝“發(fā)展的技術(shù)路徑。盡管一些頭部企業(yè)已經(jīng)成功實(shí)現(xiàn)了3D Chiplet設(shè)計(jì)，但可以預(yù)見的是，在先進(jìn)封裝的演進(jìn)過程中，仍有大量亟待克服的挑戰(zhàn)。

　　宏觀來看，先進(jìn)封裝未來面臨的挑戰(zhàn)應(yīng)該與我們?cè)?jīng)在邏輯工藝節(jié)點(diǎn)演進(jìn)過程中遇到的挑戰(zhàn)是類似的，如何提升互連密度即為一例。眾所周知，目前的互連一般包括集成電路的片內(nèi)互連和異構(gòu)系統(tǒng)集成中的片外互連。在互連設(shè)計(jì)中，幾何尺寸（寬度、厚度、間距、長(zhǎng)寬比、節(jié)距）、材料、工藝控制和設(shè)計(jì)布局都對(duì)互連功能、性能、功率效率、可靠性和制造良率至關(guān)重要，原料、生產(chǎn)設(shè)備、制造工藝以及EDA工具的研發(fā)配合等缺一不可。

　　至于未來趨勢(shì)，考慮到先進(jìn)封裝的出現(xiàn)是為了提升系統(tǒng)性能，有效的把不同類型的芯片連在一起，因此，除了先進(jìn)封裝技術(shù)自身的不斷優(yōu)化提升外，與晶圓工藝、電路板技術(shù)和系統(tǒng)級(jí)產(chǎn)品的配合，甚至對(duì)整個(gè)產(chǎn)業(yè)生態(tài)環(huán)境以及產(chǎn)業(yè)鏈的各環(huán)節(jié)都提出了要求，要在各自的技術(shù)迭代中開始考慮先進(jìn)封裝的可能影響以及搭配使用，先進(jìn)封裝的發(fā)展絕對(duì)需要全產(chǎn)業(yè)鏈的協(xié)同配合才能展現(xiàn)其最大的價(jià)值。

　　例如在設(shè)計(jì)層面，與傳統(tǒng)”Fabless設(shè)計(jì)—標(biāo)準(zhǔn)性能庫(kù)—晶圓代工—普通封裝“流程不同，未來功能多、體積小、能耗低設(shè)備比拼的重點(diǎn)，是要有更好的組合能力，3D封裝顯然是提升產(chǎn)品附加值的首選方案。這樣，一些原來只在后端或是封裝階段才需要考量的指標(biāo)，就要前移至前端設(shè)計(jì)中，一些原本清晰明確的工作流程可能會(huì)變得模糊。

　　其實(shí)，說到底，先進(jìn)封裝是電子產(chǎn)品設(shè)計(jì)公司為了讓最終產(chǎn)品增加價(jià)值，并與競(jìng)爭(zhēng)對(duì)手實(shí)現(xiàn)差異化以創(chuàng)造額外價(jià)值的手段。設(shè)計(jì)者如何選擇封裝解決方案取決于最終產(chǎn)品外形與成本因素，PPA（功耗、性能、單位面積成本）、生產(chǎn)制造、成本、良率、如何與市場(chǎng)需求掛鉤，是他們最為關(guān)注的技術(shù)演進(jìn)方向。

　　因此，對(duì)物聯(lián)網(wǎng)、大數(shù)據(jù)和可穿戴設(shè)備來說，由于更重視產(chǎn)品本身的性能、功耗、成本、小型化，所以會(huì)普遍選擇SiP、2.5D封裝；手機(jī)、車載解決方案需要大量算力，也要考慮迭代與上市時(shí)間，高密度的再分布層（Re-Distribution Layer，RDL）與FOWLP是主流；人工智能、HPC更考慮效能與堆疊RAM，2.5D/3D-IC技術(shù)更為適合。

　　先進(jìn)封裝前進(jìn)到了哪里？

　　在先進(jìn)封裝的市場(chǎng)爭(zhēng)奪中，OSAT企業(yè)、晶圓代工廠、IDM、Fabless公司、EDA工具廠商等都加入了其中，且斥資巨大。這些不同類型的企業(yè)對(duì)”先進(jìn)封裝“概念的理解，以及由此產(chǎn)生的技術(shù)/產(chǎn)品布局，存在著較大的差異性，大體上可分為兩類：

　　第一類是以O(shè)SAT, 晶圓代工廠，IDM為代表，其中OSAT以基板或凸塊（Bump）為基礎(chǔ)發(fā)展靈活的多產(chǎn)品組合，并推動(dòng)晶圓后續(xù)制程的線寬/線距持續(xù)演進(jìn)；晶圓代工廠及IDM的優(yōu)勢(shì)還是在于能提供完整的設(shè)計(jì)及晶圓制程以適配先進(jìn)封裝。第二類是Fabless和EDA公司，他們均與封裝設(shè)計(jì)相關(guān)，EDA工具廠商的優(yōu)勢(shì)在于提供更完整的設(shè)計(jì)流程、設(shè)計(jì)工具，方便Fabless公司更快的完成產(chǎn)品設(shè)計(jì)，縮短上市時(shí)間。

　　不過，盡管路徑不同，但他們對(duì)先進(jìn)封裝的目標(biāo)是一致的，都追求實(shí)現(xiàn)更小尺寸，更小的線寬、線距，為高性能產(chǎn)品提供出色的散熱性能。

　　目前來看，此輪”先進(jìn)封裝“的主要投資都投向了晶圓代工廠與OSAT企業(yè)，意在解決制程設(shè)備與工藝問題，雙方都有過往投資設(shè)備的優(yōu)勢(shì)，不同之處在于晶圓代工廠從高精度向下推進(jìn)，OSAT企業(yè)則向整合度更高突破，誰能先一步完成資源整合，誰就能取得市場(chǎng)優(yōu)勢(shì)。

　　那么，讓我們一起看一看，先進(jìn)封裝前進(jìn)到了哪里？

　　長(zhǎng)電科技

　　XDFOI系列是長(zhǎng)電科技面向Chiplet異構(gòu)集成應(yīng)用推出的解決方案，包括2D/2.5D /3D chiplet等，可靈活實(shí)現(xiàn)異構(gòu)集成。相比2.5D TSV封裝，其具有更靈活的設(shè)計(jì)架構(gòu)、更低的成本、更優(yōu)化的性價(jià)比、更佳的可靠性，是一種適用于FPGA/ CPU/ GPU/ AI/5G網(wǎng)絡(luò)芯片等高端產(chǎn)品，量產(chǎn)項(xiàng)目和解決方案將于2022/2023年面市。

　　此外，受到TSV昂貴的成本和良率影響，長(zhǎng)電科技還推出了無硅通孔扇出型晶圓級(jí)高密度封裝技術(shù)，使用Stacked VIA替代TSV。該技術(shù)可以實(shí)現(xiàn)多層RDL再布線層，2/2um線寬間距，40um級(jí)窄凸塊互聯(lián)，多層芯片疊加，集成高帶寬存儲(chǔ)，集成無源元件。未來，它還可以實(shí)現(xiàn)1/1um高密度的線寬間距以及20um極窄凸塊互聯(lián)。

　　臺(tái)積電

　　深耕封裝領(lǐng)域10年的臺(tái)積電，主要以大尺寸的高性能晶圓級(jí)封裝2.5D CoWoS為起點(diǎn)，異構(gòu)整合面積超過2400mm2，功能包含邏輯電路，射頻電路及存儲(chǔ)器成品。而未來5-10年，臺(tái)積電先進(jìn)封裝技術(shù)演進(jìn)將更多集中在3DFabric。

　　3DFabric包括前端TSMC-SoIC（系統(tǒng)集成芯片），以及后端CoWoS（Chip Last）和InFo（Chip First）系列封裝技術(shù)，允許將高密度互連芯片集成到一塊封裝模塊中，從而提高帶寬、縮短延遲和增加電源效率?？蛻艨梢詫⑦壿嬙O(shè)計(jì)的重點(diǎn)放在先進(jìn)的半導(dǎo)體技術(shù)上，在更成熟、成本更低的半導(dǎo)體技術(shù)上重復(fù)使用過去的模塊，如模擬、IO、RF等。

　　也就是說，過去集成電路發(fā)展以增加晶體管和多器件組合為SoC的方式，持續(xù)改善SoC的尺寸及性能。未來3D方案，則是以SoC為基礎(chǔ)形成SoC-SoC 3D整合，將以前用基板或者導(dǎo)線連接的制程，演進(jìn)到使用晶圓級(jí)別的后段金屬連接，并提高連接密度及性能。

　　英特爾

　　英特爾的先進(jìn)封裝技術(shù)路線圖覆蓋三大維度：功率效率、互連密度和可擴(kuò)展性。

　　多區(qū)塊異構(gòu)集成提升功率效率：?jiǎn)为?dú)IP的異構(gòu)集成能夠帶來更大量的更小區(qū)塊，它們可以大量重復(fù)使用，開發(fā)時(shí)間從單片式集成SoC的3-4年、多晶片2-3年縮短至1年，并且芯片缺陷率進(jìn)一步降低。這樣一來，便于根據(jù)客戶的獨(dú)特需求定制產(chǎn)品，滿足產(chǎn)品快速的上市需求。

　　互連密度：當(dāng)前的Foveros技術(shù)能實(shí)現(xiàn)的凸點(diǎn)間距為50微米，這將使每平方毫米有大約400個(gè)凸點(diǎn)。未來，英特爾希望能將凸點(diǎn)間距縮減到大約10微米的，從而使凸點(diǎn)數(shù)量達(dá)到每平方毫米10000個(gè)。這樣，就可以實(shí)現(xiàn)更小、更簡(jiǎn)單的電路，更低的電容和功耗，而不必做扇入（fan-in）和扇出（fan-out）。

　　可擴(kuò)展性：在這個(gè)維度上，ODI和CO-EMIB是兩大關(guān)鍵技術(shù)。英特爾構(gòu)建高密度MCP的關(guān)鍵基礎(chǔ)技術(shù)包括EMIB（嵌入式多芯片互連橋接）2D封裝、Foveros 3D封裝和融合了2D/3D的Co-EMIB;ODI是英特爾全新的全方位互連技術(shù)，頂部芯片可以像EMIB技術(shù)與其他小芯片進(jìn)行水平通信，同時(shí)還可以像Foveros技術(shù)通過硅通孔（TSV）與底部裸片進(jìn)行垂直通信。

　　Cadence

　　Cadence于1990年代初開始開發(fā)用于先進(jìn)IC封裝的工具，從動(dòng)態(tài)庫(kù)（On-the-fly library）和連接開發(fā)（Connectivity development），到自動(dòng)引線鍵合/打線（Wire Bonding）和芯片堆疊（Chip-Stacking），再到組裝設(shè)計(jì)套件（ADK），并支持多個(gè)不同IC 布局并行協(xié)同設(shè)計(jì)和協(xié)同分析，都在幫助用戶在設(shè)計(jì)領(lǐng)先的多芯片封裝時(shí)提高生產(chǎn)力。

　　TI

　　自從Jack Kilby發(fā)明集成電路以來，TI一直處于提供封裝解決方案的前列。從第一款自動(dòng)焊線機(jī)以及非常早期的轉(zhuǎn)移模塑工藝，到MicroSiP和HotRod封裝、銅線鍵合技術(shù)，配合率先開展的半導(dǎo)體小型化進(jìn)程，使得半導(dǎo)體更加經(jīng)濟(jì)實(shí)惠。未來，TI將把對(duì)封裝的創(chuàng)新持續(xù)應(yīng)用于汽車、工業(yè)和個(gè)人消費(fèi)電子應(yīng)用領(lǐng)域，幫助用戶開發(fā)出更小、更高集成度的芯片。

　　無法忽視的SiP

　　盡管先進(jìn)封裝是當(dāng)前的熱點(diǎn)領(lǐng)域，但SiP（系統(tǒng)級(jí)封裝）同樣熱度不減，讓人無法忽視。根據(jù)Yole Developpement 預(yù)測(cè)，SiP市場(chǎng)預(yù)計(jì)將從2020年的140億美元增加到2026年的190億美元。其中，面向計(jì)算和數(shù)據(jù)中心應(yīng)用的高端SiP市場(chǎng)，復(fù)合年增長(zhǎng)率可達(dá)9%，而面向移動(dòng)電話的低端RF SiP市場(chǎng)，復(fù)合年增長(zhǎng)率約為5%。

　　SiP是將多個(gè)組件（IC 芯片、無源器件、傳感器、存儲(chǔ)器件等）集成到單個(gè)封裝中，從而創(chuàng)建一個(gè)可用于簡(jiǎn)化設(shè)備設(shè)計(jì)并優(yōu)化性能的子系統(tǒng)。從某種意義上來說，SiP可以被視為先進(jìn)封裝的一個(gè)子集，當(dāng)封裝中包含兩個(gè)或更多組件時(shí)，此時(shí)的封裝便是SiP，這與通常只具有一個(gè)半導(dǎo)體芯片（（裸片）的常見封裝不同。

　　通過集成度不斷提高，SiP可提供更高的功能密度、更高的性能和更低的成本，這意味著SiP在處理高度功能密集型應(yīng)用方面具有獨(dú)特的作用，它提供的集成優(yōu)勢(shì)有時(shí)值得付出成本、能夠應(yīng)對(duì)系統(tǒng)的復(fù)雜性。

　　但SiP并不總是萬全的方法，因此經(jīng)過精心構(gòu)思的產(chǎn)品定義是SiP的第一個(gè)關(guān)鍵步驟。設(shè)計(jì)人員需要根據(jù)應(yīng)用和系統(tǒng)需求，以及對(duì)設(shè)計(jì)、開發(fā)和制造復(fù)雜性的理解，在任何給定的SiP中包含適當(dāng)?shù)募?。換句話說，集成度過低會(huì)使其失去優(yōu)勢(shì)，而無增益效果的集成也可能使產(chǎn)品變得不必要。

　　不過，想要保證良率、保證性能提高，就需要協(xié)同設(shè)計(jì)優(yōu)化芯片集成與測(cè)試一體化。目前，國(guó)際上專門面向異構(gòu)集成成立標(biāo)準(zhǔn)化委員會(huì)，制定了異質(zhì)集成測(cè)試國(guó)際標(biāo)準(zhǔn)，旨在把測(cè)試和芯片高密度集成緊密結(jié)合在一起，形成完整的集成電路器件的芯片成品制造的關(guān)鍵制造工藝。