在傳統(tǒng)數(shù)據(jù)采集系統(tǒng)中，通常采用單片機或DSP作為CPU，控制ADC、存儲器和其他外圍電路工作。單片機和DSP的各種功能要靠軟件的運行來實現(xiàn)。執(zhí)行的速度和效率受到很大限制，軟件運行時間在整個采樣時間中占很大的比例^[1]。近年來，隨著FPGA技術的逐步完善和數(shù)據(jù)采集系統(tǒng)的發(fā)展，以FPGA為系統(tǒng)核心進行數(shù)據(jù)采集和存儲的應用系統(tǒng)方案被廣泛采納。FPGA具有單片機和DSP無法比擬的優(yōu)勢：FPGA時鐘頻率高，內(nèi)部時延??；全部控制邏輯和時序由硬件完成，速度快，效率高；組成形式靈活，可以集成外圍控制、譯碼和接口電路。本設計基于FPGA技術，針對特定的目標信號——瞬變微光信號，提出數(shù)據(jù)采集與存儲實現(xiàn)方案并搭建硬件電路，經(jīng)仿真和實驗驗證了方案的可行性。
1 目標特性分析和前端處理
　　空間對地探測瞬變微光輻射能量研究始于上世紀80年代。目前，國外已有多個系統(tǒng)投入運行。國內(nèi)相關的理論研究也早已開展，但實際系統(tǒng)的研發(fā)還屬空白。系統(tǒng)中將感興趣的目標事件分為三類：背景信號探測、瞬變光單峰信號探測、瞬變光雙峰信號探測。
　　背景信號屬低高斯限帶白噪聲，變化緩慢，可看作一緩變直流信號，可采用較慢的均勻頻率采樣。單峰信號的上升和下降速度都很快，能量一般較雙峰信號低，必須以較快的固定頻率采集以免丟失信息。雙峰信號的第一峰上升、下降都很快，屬信號的高頻部分；第二峰變化緩慢，是信號的低頻部分，峰值能量高信號持續(xù)時間長。據(jù)此特點，本設計采用變頻技術采集雙峰信號的方案，采樣點先密后疏，保證采集過程有較一致的測量精度和減少對數(shù)據(jù)存儲容量的要求。
2 數(shù)據(jù)采集和存儲的硬件構成
2.1 數(shù)據(jù)采集的基本構架和實現(xiàn)方案
　　空間對地探測光輻射事件，屬于大視場復雜背景條件下的隨機、瞬變、弱暗點目標的非成像探測系統(tǒng)。光學部分帶有遮光罩和窄帶濾波鏡頭，結(jié)合消雜光技術，控制進入鏡頭到達探測器的光信號頻率在規(guī)定范圍。除光學部件外，整個系統(tǒng)置于屏蔽箱內(nèi)屏蔽干擾。數(shù)據(jù)采集和存儲系統(tǒng)實現(xiàn)方案的結(jié)構如圖1所示。光電探測器選用單元型高性能Si-PDD，按其光伏模式即零偏置工作，信號調(diào)理選用運放AD645完成，輸出轉(zhuǎn)換成電壓量的模擬信號。FPGA通過下載和解讀系統(tǒng)計算機指令，實時調(diào)整工作模式，選用不同的濾波通道進行背景扣除完成信號提??；調(diào)整增益，實現(xiàn)程控放大；根據(jù)ADC采集的數(shù)據(jù)和目標信號的特征點，選用不同的識別算法判斷是否有信號發(fā)生；當識別出信號后，輸出相應的采樣頻率" title="采樣頻率">采樣頻率對其進行實時數(shù)據(jù)采集和存儲，并通知系統(tǒng)計算機下傳數(shù)據(jù)。

2.2 現(xiàn)場可編程門陣列器件FPGA
　　本設計選用Altera的EPF10K10LC84-4，配置EPC2。使用QuartusII對程序編譯，結(jié)果如圖2所示，表明程序大小與FPGA資源搭配較為合適。

2.3 A/D轉(zhuǎn)換器
　　由于目標信號動態(tài)范圍很大（約60db），不同信號經(jīng)過前端處理后存在一定的差異，需要選擇高精度、大動態(tài)范圍的ADC完成采樣。本設計ADC選擇ADI公司的14bit AD679KN，在異步單極性采樣模式下工作。AD679的輸出是8位的。0～10V的模擬量被量化為14位數(shù)據(jù)，在數(shù)據(jù)低兩位補零，分為高8位和低8位，輸出使能oe兩個時鐘和hbe高低字節(jié)電平控制輸出^[2]。選用該器件可充分利用FPGA內(nèi)部資源，減少PCB制作壓力，提高系統(tǒng)集成度。
2.4 先進先出緩沖器FIFO
　　由于并行通信較串行通信速度快的特點，使之成為多數(shù)實時系統(tǒng)的選擇^[3]。并行通信的實現(xiàn)主要采用三種方式：緩存器、雙口RAM和FIFO。緩存器方式存儲數(shù)據(jù)量小，需要采用嚴格的通信協(xié)議才能保證數(shù)據(jù)的正確傳輸；雙口RAM方式速度快，但需要占用FPGA大量而寶貴的I/O口資源；FIFO方式速度同雙口RAM一樣，由于沒有地址總線，不會產(chǎn)生地址沖突，接口電路簡潔且不占用系統(tǒng)地址資源。在實際應用中，存儲單元選用IDT公司生產(chǎn)的CMOS型異步FIFO——IDT7203L25TPI實現(xiàn)。此器件是8位單向異步FIFO的典型芯片，容量為2048×9bit，存取時間為25ns，是一種高速、低功耗的先進先出雙端口存儲緩沖器^[4]。芯片本身具有較完善的控制邏輯，應用方便可靠。
3 軟件模塊設計
　　FPGA內(nèi)部資源劃分如圖3所示。

　　(1)控制模塊：接收下位機控制指令，解析為工作模式、觸發(fā)閾值和其他前端預處理電路控制字傳送到其他模塊。該模塊設定有默認的工作模式等參數(shù)，當上電復位且系統(tǒng)控制指令未發(fā)出時，或者系統(tǒng)前后指令有誤時，F(xiàn)PGA使用默認工作狀態(tài)控制各部分工作，確保系統(tǒng)仍能運行，提高系統(tǒng)可靠性。
　　(2)分頻器：由系統(tǒng)主頻分出其他模塊所需的工作頻率。
　　(3)采樣頻率發(fā)生器：采樣使能ens有效時，輸出默認的采樣頻率，采樣數(shù)據(jù)送到識別檢測模塊。當發(fā)現(xiàn)有信號發(fā)生時，根據(jù)工作模式參數(shù)給出相應的采樣頻率。一次數(shù)據(jù)采集和存儲完成后，ens無效，屏蔽采樣。待FIFO被清空后，ens有效，重新允許采樣。ens控制邏輯如圖4所示。

　　(4)數(shù)據(jù)鎖存和識別檢測：根據(jù)ADC的采樣結(jié)束脈沖eoc，給出ADC的高低位控制脈沖hbe和輸出使能脈沖oe，將采樣數(shù)據(jù)鎖存，送向識別檢測模塊。識別檢測模塊包含了判斷信號是否發(fā)生的識別算法。當檢測到有信號發(fā)生時，鎖存模塊給出寫FIFO的脈沖wr，將數(shù)據(jù)寫入FIFO，同時開始計時。計時時間到，則停止寫FIFO；觸發(fā)ens無效屏蔽采樣脈沖。等待FIFO清空。數(shù)據(jù)采樣與存儲控制流程如圖5所示。

4 仿真與試驗結(jié)果
　　這里給出基于Altera的QuartusII和FLEX10K10LC84-4的仿真和實驗結(jié)果。

　　圖6為變頻采樣時，采樣頻率與其他信號關系及其時序波形。先以默認的采樣頻率進行采樣，當探測到有信號發(fā)生時（siggen變?yōu)楦唠娖剑_始輸出經(jīng)過變頻的采樣頻率，每32個點，2分頻一次，直到采足要求的數(shù)據(jù)為止。采樣時間到后，siggen信號也隨之成無效；信號ens屏蔽采樣時鐘。待到FIFO被清空后，ens有效，恢復輸出默認采樣時鐘，重新開始采樣、識別和存儲工作。

　　圖7所示為以固定頻率采樣時，hbe、oe和wr的時序關系。采樣數(shù)據(jù)先送入鎖存模塊。經(jīng)識別算法處理，當探測到信號后，siggen信號變高電平，開始給出寫脈沖，向FIFO輸出數(shù)據(jù)，給出第一個寫脈沖后開始計時（timeout信號高電平有效）。輸入數(shù)據(jù)din傳到輸出數(shù)據(jù)線outdout上。
　　根據(jù)軟件功能設計，搭建了相應的硬件電路并在實驗室實際進行了測試。圖8為示波器顯示的各信號波形。從圖中可看出它們的相互時序關系符合系統(tǒng)設計和器件要求。各子圖中，示波器通道1波形對應圖標前面的信號。需要注意的是，AD679開始轉(zhuǎn)換信號sc脈沖的低電平持續(xù)時間最好不要超過6.3μs，否則，每6.3μs會在eoc腳出現(xiàn)一個毛刺影響數(shù)據(jù)輸出。因此，當采樣頻率周期超過10μs后，需要調(diào)整信號占空比，確保低電平在6.3μs內(nèi)。