摘? 要: 介紹了利用4片ADSP21160處理器設(shè)計的雷達高速并行信號處理板" title="信號處理板">信號處理板。整板的峰值運算能力達2400MFLOPS,處理板間可通過鏈接口及VME總線接口進行通信,板間數(shù)據(jù)吞吐量達1280MByte/s,基于該信號處理板易于構(gòu)成完整的高性能并行信號處理系統(tǒng)。該板運用高速電路" title="高速電路">高速電路設(shè)計方法來設(shè)計電路,進行信號完整性" title="信號完整性">信號完整性分析和仿真,保證了設(shè)計的質(zhì)量。

　　關(guān)鍵詞: ADSP21160? 并行處理? 高速電路設(shè)計? 信號完整性

　　工作于高頻波段(3～30MHz)的高頻地波雷達是一種新體制雷達,具有優(yōu)異的超視距探測能力,可應(yīng)用于海態(tài)遙感以及對海面艦船目標和海上飛行目標進行探測與跟蹤。雷達信號處理機是高頻地波雷達的重要組成部分,由于在雷達信號處理過程中采用了大量復雜的信號處理算法,因此要求信號處理機具有每秒超過百億次浮點運算的處理能力,如此高的處理速度在目前的技術(shù)條件下是無法用單片DSP實現(xiàn)的,需要采用并行處理技術(shù)才能解決處理速度上的需求。實現(xiàn)高頻雷達信號處理機的高速處理能力,結(jié)構(gòu)上要由多塊信號處理板組成,而且多塊處理板需并行工作,且每塊處理板上要有多個并行工作的處理器?，F(xiàn)有的商品化信號處理板通常與實際需求有較大差異,自行研制信號處理板,可以在信號處理算法和系統(tǒng)結(jié)構(gòu)、處理器及存儲器配置等實際需求方面得到匹配和優(yōu)化,使系統(tǒng)的可靠性和可維護性得到提高,同時系統(tǒng)的成本也得以大幅度降低。

　　ADSP21160是AD公司的新一代SHARC數(shù)字信號處理器,它對ADSP2106x進行了擴充和提高,進一步提高了并行處理能力,且具有卓越的浮點運算能力。本文介紹的信號處理板是基于ADSP21160處理器設(shè)計,達到了系統(tǒng)性能要求。由于ADSP21160工作主頻為100MHz,采用BGA封裝,使得電路的設(shè)計難度加大,所以在硬件設(shè)計的過程中,需要運用高速電路設(shè)計方法進行設(shè)計。該電路板的設(shè)計利用了EDA軟件,采用了合理的PCB層疊,并通過優(yōu)化電路布局布線" title="布局布線">布局布線、采用端接技術(shù)抑制信號反射和減少串擾" title="串擾">串擾,進行信號完整性分析和仿真,確保了信號處理板穩(wěn)定可靠地工作。

1 并行信號處理板設(shè)計

1.1 ADSP21160的性能特點

　　ADSP21160的工作主頻為100MHz,指令周期為10ns,可進行32bit定點及32bit或40bit浮點運算,單片能提供高達600MFLOPS的運算能力;

　　具有單指令多數(shù)據(jù)流(SIMD)內(nèi)部結(jié)構(gòu),有兩個32bit的計算單元,每個單元包括算術(shù)邏輯單元(ALU)、移位器(Shifter)、乘累加器(MAC)、數(shù)據(jù)寄存器(Data Register),且保持與ADSP2106x代碼高度兼容;

　　集成獨立的I/O處理器,片內(nèi)具有4Mbit雙口SRAM,片外具有4G字的統(tǒng)一尋址空間;

PM、DM和I/O總線都達到了64bit,支持新的同步主機接口協(xié)議,鏈接口吞吐量增加到100MBps,可使處理器之間的數(shù)據(jù)吞吐量增加;

　　支持多至6片并行處理器互連,片內(nèi)具有分布式總線仲裁邏輯,不需任何附加邏輯電路, 外端口支持統(tǒng)一的地址空間,每一個處理器可直接讀寫任何一個并行處理器的內(nèi)存;

　　DMA通道增加到14個,每個設(shè)備都具有單獨的DMA通道,其中鏈接口占6個,串口占4個,外端口占4個,打包模式支持64bit的外部和內(nèi)部總線。

　　ADSP21160是AD公司的第二代SHARC處理器,與第一代SHARC處理器ADSP21060相比,處理能力得到了大幅度的提升,單片ADSP21160具有5片ADSP21060的運算能力,兩款處理器的測試性能對比如表1所示。

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1.2 處理板的拓撲互連設(shè)計

　　根據(jù)雷達信號處理系統(tǒng)整體性能和算法的需要,以及ADSP21160在結(jié)構(gòu)上支持多處理器并行處理的特點,利用4片ADSP21160進行信號處理板設(shè)計。處理板的拓撲互連結(jié)構(gòu)如圖1所示。處理器#1、#2和處理器#3、#4分別由局部數(shù)據(jù)總線和地址總線相連,構(gòu)成處理板上兩個并行運算子模塊,每個運算子模塊分別共享2M×64bit的大容量片外SRAM,兩個運算子模塊基本平衡對稱。這樣設(shè)計不是簡單地將板上的4片處理器直接用總線相連,其好處是可減少處理器對總線的競爭,使得處理器對總線的操作更加靈活,有利于處理器對存儲器的數(shù)據(jù)讀寫操作和算法的實現(xiàn)。

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　　各處理器間由鏈接口互相連接,每個處理器都可與其余的3個處理器進行高速的點對點通信,每個處理器都有1個鏈接口連接到處理板的VME總線接口,便于板間的互連通信以及與商品化信號處理板配合使用。其余8個鏈接口保留到前面板,可用來與其它的信號處理板通信,構(gòu)成多維信號處理系統(tǒng),這些都為板間的數(shù)據(jù)傳輸提供了極大的便利。通過處理板上VME總線接口,多塊處理板可插在VME背板上并行工作,處理板可通過VME總線與其它的處理板及主機通信,構(gòu)成完整的信號處理機系統(tǒng)。該處理板在硬件結(jié)構(gòu)上具有簡單、可靠、高效的優(yōu)點,有利于任務(wù)靈活分配和算法高效實現(xiàn)。

1.3 VME總線接口設(shè)計

　　雷達信號處理機系統(tǒng)基于VME總線,各信號處理板模塊通過VME總線進行板間互連通信及與主機通信。VME總線采用獨立的32bit地址總線及32/64bit數(shù)據(jù)總線,使總線傳送率達到了80MBps;VME總線支持面向多主設(shè)備的并行處理,建立了一套完整的總線仲裁機制,很好地解決了總線資源的合理分配;VME總線具有中斷處理機構(gòu),具備實時響應(yīng)能力。這些特點使得VME成為性能優(yōu)秀、I/O吞吐能力強、應(yīng)用最為廣泛的開放總線標準之一。

　　信號處理板上的VME總線采用VME64標準,地址總線寬度為32bit,數(shù)據(jù)總線寬度為64bit。接口芯片選用Cypress公司的VIC64芯片,可實現(xiàn)寬度為64bit的數(shù)據(jù)傳輸,這與ADSP21160的數(shù)據(jù)總線寬度64bit相符。VIC64可分為VME總線接口端和局部總線端,其VME總線接口端符合VME64標準,可與VME總線直接相連;但是VIC64局部總線端與ADSP21160外部總線在時序、數(shù)據(jù)總線排列順序以及數(shù)據(jù)的傳輸方式上存在較大的差異,可采用可編程邏輯器件(CPLD或FPGA)來實現(xiàn)。

2 電路板的設(shè)計

　　ADSP21160的工作頻率達到100MHz,信號邊沿的上升時間和下降時間小于1ns,由這樣的高速器件構(gòu)成的高速、復雜電子系統(tǒng)給印刷電路板(PCB)的設(shè)計提出了嚴格的要求。在低速數(shù)字系統(tǒng)中無需考慮的信號延遲、反射、串擾及電磁兼容性等一系列信號完整性問題,對高速數(shù)字系統(tǒng)工作可靠性和穩(wěn)定性的影響正在變得越來越嚴重。ADSP21160采用400個焊球(20×20陣列)的BGA封裝,管腳密度很大,這給電路板的布局布線、電源與地的去耦增加了困難。因此在信號處理板的設(shè)計中必須對信號傳輸以及信號質(zhì)量等方面的信號完整性問題加以認真地研究,并且采用高速電路設(shè)計方法進行電路設(shè)計,這樣才能保證設(shè)計質(zhì)量。

　　進行高速電路設(shè)計時,良好的印刷電路板層疊結(jié)構(gòu)和板層定義及精心的布局布線,可有效地控制信號線的阻抗,降低信號的反射,使得大部分信號線的串擾被控制在允許的范圍內(nèi),滿足信號完整性的要求。而電路板上仍然存在信號完整性問題的信號線可通過終端阻抗匹配予以解決。在本設(shè)計中,根據(jù)所選電路板形(VME6U板)、ADSP21160信號線的密集程度和信號完整性的約束條件,采用了如表2所示的層疊結(jié)構(gòu),信號層與地層或電源層相鄰,地層和電源層緊靠,層疊基本對稱平衡,可獲得較好的信號完整性環(huán)境。

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　　選定合理的層疊結(jié)構(gòu)后,電路板還應(yīng)具有合理的布局布線,設(shè)計者可利用自己的設(shè)計經(jīng)驗和正確使用EDA軟件尋找可滿足設(shè)計規(guī)則的布局。在布線的過程中,可制訂如下合理的布線規(guī)則:

　　保證同一布線層互連線阻抗一致,同一布線層的線寬一般也應(yīng)相等;

　　在優(yōu)化布局的基礎(chǔ)上,盡量縮短高速信號線的走線長度,保證控制信號延時的一致性;

　　相鄰布線層的信號線的總體走向應(yīng)該互相垂直,在同一布線層上盡量使高速信號線與其它平行信號線間距拉大,平行長度縮小;

　　在布線密度方面,要求低速信號的布線密度可以相對大,而高速信號的布線密度應(yīng)盡量小,使電路板的布線密度基本平衡,布線密度過大不利于減小信號間的串擾;

　　應(yīng)盡可能減少過孔的使用和直角走線,過孔和直角走線對于傳輸線來講都是阻抗不連續(xù)點,會產(chǎn)生信號反射,從而破壞信號的完整性。

　　在實際設(shè)計工作中,能夠通過優(yōu)化布局布線等工作解決的信號完整性問題一般都不采用端接方法解決,因為一般高速電路都設(shè)計得非常緊湊,應(yīng)盡量少增加元器件數(shù)量從而減少功耗和電路板面積。但對信號完整性問題比較嚴重的信號線應(yīng)采用端接方法予以解決。當信號頻率為100MHz時,圖2是在沒有解決信號完整性問題前信號處理板上的電路網(wǎng)絡(luò)NetU3_2的信號波形畸變情況和因NetU3_2與NetU3_4間相互串擾而對NetU3_4的影響情況,圖3是對NetU3_2 和NetU3_4采用端接方法后的情況,可見信號波形得到了明顯改善,同時信號間串擾也得到了很好的抑制。

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參考文獻

1 ADSP-21160 SHARC DSP Hardware Reference. Second Edition. Analog Device Inc., 2002

2 ADSP-21160 SHARC Technical Specifications. Analog?Device Inc., 2000

3 蘇 濤,吳順君,廖曉群. 高性能數(shù)字信號處理器與高速實時系統(tǒng). 西安：西安電子科技大學出版社, 1999

4 張波, 張煥春, 經(jīng)亞枝. 基于SHARC的高速數(shù)字電路系統(tǒng)設(shè)計技術(shù)研究[J]. 半導體技術(shù)；27(2)

5 Howard Johnson, Martin Graham. High-Speed Digital Design：A Handbook of Black Magic.Prentice Hall PTR,1993

6 Cypress VMEbus Interface Handbook.Cypress Semiconductor Corp., 1996