引言
現(xiàn)如今，為雷達檢測提供回波模擬信號" title="信號">信號的雷達回波模擬器" title="模擬器">模擬器層出不窮，而絕大多數(shù)模擬器采用微型計計算機+數(shù)字信號處理器件（DSP）＋數(shù)模轉換（D／A） 的方式。這種方法存在兩個缺點，一是由于DSP的控制力不強，且其外圍的電路設計比較復雜；二是這種設計在軟件實現(xiàn)上是以C語言為主，而用C語言編輯人機交互界面，費時費力。然而倘若采用微型計算機＋可編程邏輯器件（FPGA" title="FPGA">FPGA）＋數(shù)模轉換（DA），則可避免上述問題，因此通過計算機配合 NI公司的PCl－5640R數(shù)據收發(fā)中頻卡產生雷達中頻回渡信號，在這一設計中板卡所帶的FPGA 芯片，具有很強的控制能力，設計較靈活；同時，該板卡可以用LabVIEW 編程實現(xiàn)功能，這種圖形化語言易學易用，而且有豐富的圖形件，易于實現(xiàn)人機交互界面設計，可以很好地解決上面兩個難題。
1 系統(tǒng)設計
該模擬器主要曲計算機和PCI－564OR數(shù)據收發(fā)中頻卡組成，其組成框圖如圖1所示。
圖1 系統(tǒng)組戚框圖
計算機負責通過LabVIEW等語言，對板卡的FPGA芯片編程，并通過驅動程序驅動PCl－5640R王作。
PCl－5640R數(shù)據收發(fā)中頻卡主要由PCI總線接口、FPGA、數(shù)字上變頻芯片AD9857、數(shù)字下變頻芯片AD6*、存儲器以及觸發(fā)電路組成。FPGA型號為Xilinx Virtex-5 SX95T，有640個乘法器，它不需要通過Maxplus Ⅱ編程，而直接用LabVIEW編程再編譯即可；AD9857有兩路14 的高性能DAC，內部時鐘達200 MHz，內置數(shù)字上變頻器，單端輸出， 阻抗50Ω；AD6*有兩路l4位高性能ADC，內部時鐘達100 MHz，內置數(shù)字下變頻器，單端輸人，阻抗50Ω。
中頻卡在該系統(tǒng)中的主要作用是完成模擬中頻信號的輸出。它可以將主板計算出的視頻回波數(shù)據通過高速D／A芯片轉換為模擬的視頻信號，也可以利用板卡上的FPGA將田波數(shù)據存儲，再經AD9857將信號正交混頻到中頻后經D／A轉換輸出中頻回波。其原理框圖如圖2所示。
圖2 中頻卡原理圖
2 功能實現(xiàn)
2．1 功能說明
PCI－564OR中頻卡能夠通過LabVIEW編程來實現(xiàn)其功能，而且支持其他語言程序的調用，如C，VC，LabWindows CVI 等，同時能結合 Matlab仿真技術計算出雷達回波信號及雜波等數(shù)據，將 Matlab 模擬產生的回波數(shù)據到PCI總線傳輸至FPGA中，F(xiàn)PGA對高速的數(shù)據流進行緩沖、分離，最后送入存儲器存儲，并按照數(shù)字上變頻芯片的時序送出對應的數(shù)據，產生數(shù)字上變頻芯片正常工作時所需的控制信號。最后數(shù)字上變頻芯片AD9857將視頻回波數(shù)據轉換為中頻回波數(shù)據進行模擬輸出。
該模擬器把Matlab仿真好的回波信號先進行存儲．然后不斷地循環(huán)輸出。在要求數(shù)據傳輸速率和存儲空間大小的同時，要求該模擬器必須能夠連續(xù)不斷地提供回波數(shù)據，不能出現(xiàn)間斷，工作要穩(wěn)定可靠。
2.2 PCl－5640R程序設計
2.2.1 設計思想
總的程序分圭程序設計和FPGA程序設計兩塊，主程序負責將數(shù)據讀取、轉換，然后送入FPGA，F(xiàn)PGA程序負責在FPGA上設計存儲器，存儲數(shù)據，并將數(shù)括通過 D／A轉換送出。將Matlab仿真的數(shù)據以文本艾件的形式存儲，并通過LabVIEW中的路徑控件將文件載入，讀取數(shù)據，再通過LabVIEW編程將數(shù)據轉換為適合送入PCl－5640R中頻板中的FPGA模塊，并經過上變頻器AD9857輸出的數(shù)據，進而送人FPGA中。由FPGA控制將數(shù)據送入AD9857，最終輸出中頻回波信號。軟件設計分主程序設計和FPGA 程序設計，結構圖分別如圖3，圖4所示。
圖3 主程序結構圖
圖4 FPGA程序結構圖
圖4中的三個模塊分別是三個定時循環(huán)，它們在執(zhí)行時并無先后順序，各自按預定的時序循環(huán)。
2．2．2 程序設計
?。?）主程序設計
主程序的設計思路是：首先啟動 PCl－5640R板卡，然后調用仿真數(shù)據進行轉換，再將數(shù)據送入FPGA程序中處理，并不間斷地從FPGA讀取數(shù)據，以監(jiān)控是否有溢出，最后判斷是否有錯誤，若有則中斷程序，如無則繼續(xù)監(jiān)控是否有溢出和有無錯誤，程序如圖5所示。
圖5（a）是將仿真數(shù)據通過路徑控件讀入到主程序中，再轉換為16位數(shù)，然后通過Host to FPGA． Write控件將數(shù)據送入FPGA程序中。圖5（b）是先通過一個邏輯控件開始一個FPGA程序中的Case結構，該結構是用于數(shù)據讀取，然后通過一個for循環(huán)監(jiān)視Memory是否溢出和數(shù)據是否送出到AO0口，并判斷是否停止，最后結束數(shù)據讀取并使FPGA停止工作。
（2）FPGA程序設計
FPGA程序分為兩塊，一是在FPGA上設置A／D和D／A轉換功能；二是在FPGA上加存儲器，將數(shù)據通過FIFO存入存儲器Memory ，再通過FIFO將數(shù)據送入設置好的AO0口，進而將數(shù)據送出。FPGA程序設計如圖6所示。
圖5 主程序設計
圖6 FPGA程序設計
圖6（a）中的Nl5640R Config ADC和NI5640R Config DAC是用于在FPGA芯片上設置A／D和D／A轉換功能的程序模塊，這兩個模塊是PCl－5640R特有的，只需對其參數(shù)遴行配置即可。圖6（b）中數(shù)據是通過FIFO送入Memory中，再通過計算Memory 的地址，尋址讀取數(shù)據，再送到Transfer Processing這個FIFO中。圖6（c）是將數(shù)據從這個FIFO中讀取，再轉換成 14位數(shù)送入AO0口。
2.3實驗結果
實驗以生成較具代表性的單載頻矩形脈沖信號、線性調頻信號并添加雜波信號來檢驗模擬器的信號生成功能。
?。? ）單載頻矩形脈沖信號
單載頻矩形脈沖信號是一種載頻為fo，脈沖寬度為TP的脈沖調制正弦信號，可表示為：
式中：Tr為脈沖重復周期；rect （ t／Tp，）為信號的歸一化復包絡。
?。?）線性調頻信號
線性調頻信號可表示為：
式中：fo為中心頻率；Tp，為脈沖寬度，Tr為脈沖重復周期；k＝S／Tp為調頻斜率；B為線性調頻信號的帶寬。
?。?）雜波信號
這里模擬的是瑞利雜波，其幅度概率分布為瑞利分布，功率譜為高斯譜。
將以上數(shù)據疊加，得到混合波形數(shù)據。將混合波形數(shù)據通過 LabVIEW程序送到PCl－5610R中頻卡。輸出的波形如圖7所示。
圖7 混合波形圖
混合波周期為500 uS，載波頻率為65MHz，依次由脈寬為0．3 us的單載頻脈沖，脈寬為6 uS的線性調頻信號和所占時寬300 us的瑞利雜波組戚。
3結語
實驗結果表明，用計算機結合NI 公司的PCI－5 640 R中頻卡，配合Matlab仿真軟件，能夠根據需要產生較逼真的雷達模擬回波。該模擬器具有靈活性和穩(wěn)定性的特點，可以根據需要產生信號、嗓聲、雜波和干擾等；同時，由于板卡能夠通過LabVIEW語言對卡內的FPGA編程來實現(xiàn)其功能，在修改參數(shù)重新對FPGA進行配置時，只需完成對應的軟件編譯，節(jié)省了芯片再配置的時間，而且LabVIEW豐富的圖形控件為人機交互界面的設計與擴展節(jié)省了時間。本文旨在探縈模擬雷達回波信號的新途徑，在信號的實時性方面尚未實現(xiàn)，由于FPGA可以以完全并行的方式進行運算，能夠在一個時鐘周期內完成大量計算；可以滿足多目標模擬對高速運算的要求，所以在實現(xiàn)實時性上并不困難。