摘 要： 從器件選擇和電路設(shè)計(jì)兩方面，設(shè)計(jì)了無線電導(dǎo)航接收機(jī)的高速數(shù)據(jù)采集模塊" title="數(shù)據(jù)采集模塊">數(shù)據(jù)采集模塊，并利用集成在MATLAB中的CCSLink工具和作者開發(fā)的接收機(jī)板上的FPGA和DSP，設(shè)計(jì)了基于FPGA和DSP的測試軟件，對ADC進(jìn)行了可編程、數(shù)字化的性能測試" title="性能測試">性能測試。
關(guān)鍵詞： 模數(shù)轉(zhuǎn)換器；數(shù)據(jù)采集；性能測試；電路設(shè)計(jì)；CCSLink
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模數(shù)轉(zhuǎn)換器(ADC)是一種將模擬信號轉(zhuǎn)換成數(shù)字信號的電路。隨著數(shù)字信號處理技術(shù)的飛速發(fā)展，ADC在導(dǎo)航、雷達(dá)、軟件無線電等領(lǐng)域得到極為廣泛的應(yīng)用。數(shù)據(jù)采集模塊是無線電接收機(jī)中極其重要的一部分，對整個接收機(jī)的性能起到了舉足輕重的作用。
1 器件選擇及電路設(shè)計(jì)
1.1 器件選型
在無線電導(dǎo)航接收機(jī)中，往往需要同時接收一個強(qiáng)信號和一個頻率與此毗鄰的弱信號，因此要求中頻ADC有一個較大的動態(tài)范圍和很好的雜散抑制能力，有時又要求在較大的噪聲背景下檢測到微弱信號，所以又要求ADC具有較高的信噪比(SNR)。為此選用了ADI公司的一款14位高速、高精度的模數(shù)轉(zhuǎn)換器AD9244[1]。
AD9244具有高達(dá)750MHz的模擬輸入信號帶寬，在5V供電和65MS/s的采樣速率下功耗僅為550mW。在65MHz的采樣速率下，在奈奎斯特帶寬內(nèi)其信噪比不小于73dBc，無雜散動態(tài)范圍（SFDR）不小于86dBc，并且AD9244具有很高的欠采樣性能，在65MHz的采樣速率下，輸入信號頻率為200MHz，其信噪比（SNR）不低于67dBc，無雜散動態(tài)范圍（SFDR）不低于60dBc。
AD9244適合于處理峰峰值在1V～2V之間的模擬小信號，信號輸入和時鐘輸入既可采用單端輸入方式又可采用差分輸入方式。其輸出信號格式既可采用直接二進(jìn)制形式，又可采用二進(jìn)制補(bǔ)碼形式，還具有輸出信號的溢出指示位。因此，AD9244在具備高性能的前提下，又在設(shè)計(jì)上提供了極大的靈活性。
1.2 ADC外圍電路設(shè)計(jì)
(1)模擬信號輸入電路
ADC信號輸入電路通常采用運(yùn)放直流耦合方式和變壓器或者電容交流耦合方式?？紤]到運(yùn)放為有源器件，其諧波失真和噪聲相對于無源器件來說較大，而作為無源器件變壓器的噪聲和諧波失真是微乎其微的。采用變壓器除了能起到隔離直流分量的作用外，還能起到將單端信號變?yōu)椴罘中盘柕淖饔谩Ｍ瑫r變壓器還具有阻抗變換的作用，通過阻抗變換實(shí)現(xiàn)了與前端接入信號的阻抗匹配。因此電路設(shè)計(jì)中選用了Mini-Circuits公司的ADT1-1WT和ADT2-1T，并采用了兩級變壓器交流耦合方式。
AD9244的模擬信號輸入端VIN+和VIN-互為反相，通常這兩個信號輸入端要偏置在一個共同的參考電壓之上，這樣做是為了使ADC內(nèi)部電路工作在最佳狀態(tài)并具有最好的溫度特性。因此，在設(shè)計(jì)的電路中將變壓器次級的中心抽頭接到AD9244的VREF引腳上，從而在變壓器的次級就得到了兩個幅度相等但相位相反的差分信號，這兩個信號分別接到VIN+和VIN-上。這種電路設(shè)計(jì)需要注意的是變壓器的次級輸出相對于中間抽頭在幅度和相位上一定要有很好的對稱性，否則ADC的量化輸出將不能很好地反映出真正的輸入信號。
(2)時鐘信號輸入電路
對于高速、大動態(tài)范圍ADC來說，精密的時鐘電路必不可少。影響采樣時鐘的質(zhì)量有三個因素：一是頻率穩(wěn)定度，二是頻率準(zhǔn)確度，三是信號的前后沿抖動時間。AD9244的時鐘輸入既可采用單端形式又可采用差分形式，并且每個時鐘輸入端內(nèi)部都有1.6V的共模電壓。為了獲得最佳的采樣性能，通常ADC都采用差分時鐘輸入。因此，為了減小上述三個因素的影響并結(jié)合AD9244的特點(diǎn)，時鐘源首先在FPGA內(nèi)部經(jīng)過鎖相環(huán)倍頻然后送入SY10EPT28L，SY10EPT28L能夠在轉(zhuǎn)換延遲不大于600ps的情況下，將LVTTL電平轉(zhuǎn)換成差分LVPECL電平。由于SY10EPT28L和AD9244的CLK+和CLK-端的直流偏置電壓不同，所以轉(zhuǎn)換后的LVPECL電平還需經(jīng)電容耦合，然后送入AD9244的CLK+和CLK-端。
(3)電源和數(shù)字信號輸出電路
時鐘、ADC的數(shù)字輸出信號和后級的數(shù)字信號的跳變都會引起電源電流的急劇變化。由于印刷電路板的電源線和地線之間存在分布電阻、電容和電感，因此當(dāng)變化的電流經(jīng)過時就會產(chǎn)生變化的電壓，造成電源產(chǎn)生較大的紋波。所以，在設(shè)計(jì)的電路中，AD9244的每一個電源管腳都就近對地去耦。為了防止AD9244數(shù)字輸出電流過大，減小數(shù)字信號反射對其他信號的影響，在AD9244每個數(shù)字輸出管腳都串接了一個33?贅電阻。
2 ADC數(shù)字化性能測試
2.1 測試系統(tǒng)" title="測試系統(tǒng)">測試系統(tǒng)原理
傳統(tǒng)的測試方法是通過高精度的DAC來重構(gòu)ADC的輸出信號，然后用模擬的方法分析ADC的性能，這種方法復(fù)雜、精度低，能分析的性能指標(biāo)也較少。從20世紀(jì)70年代起不少學(xué)者開始研究用數(shù)字信號處理技術(shù)來測試ADC的性能，主要方法有正弦波擬合法、FFT法和直方圖法[2]等。數(shù)字信號處理技術(shù)的運(yùn)用使得ADC的性能測試變得數(shù)字化、軟件化和靈活化。
本文提出了一種全新的數(shù)字化測試方法。測試系統(tǒng)是利用無線電導(dǎo)航接收機(jī)電路板上的FPGA、TMS320C6713DSP和DSP并口在線仿真開發(fā)系統(tǒng)、CCSLink工具，通過軟件編程構(gòu)成數(shù)字化的、可編程的ADC性能測試系統(tǒng)，其測試系統(tǒng)原理圖如圖1。
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在該測試系統(tǒng)中，F(xiàn)PGA將雙通道AD9244的采樣數(shù)據(jù)" title="采樣數(shù)據(jù)">采樣數(shù)據(jù)整合成適合DSP存取的32位數(shù)據(jù)，DSP讀取整合后的數(shù)據(jù)并存放在片內(nèi)的存儲空間，然后CCSLink讀取DSP存儲空間內(nèi)的采樣數(shù)據(jù)，在MATLAB內(nèi)運(yùn)用數(shù)字信號處理技術(shù)分析測試ADC的性能。
2.2 FPGA預(yù)處理設(shè)計(jì)
在該測試系統(tǒng)中，F(xiàn)PGA完成的主要功能是給AD9244提供采樣時鐘及整合AD9244采樣后的數(shù)據(jù)。FPGA作為DSP和ADC之間的處理橋梁，為了保證其數(shù)據(jù)傳輸?shù)膶?shí)時性，在FPGA內(nèi)部調(diào)用了一片雙口" title="雙口">雙口RAM，其預(yù)處理示意圖如圖2。
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預(yù)處理工作流程如下：鎖相環(huán)輸出的時鐘除提供ADC采樣外，還是整個數(shù)據(jù)采集模塊的工作時鐘。延時模塊的作用是將PLL輸出的時鐘相對于采樣時鐘延時8個采樣時鐘周期，然后給后續(xù)的數(shù)據(jù)采集模塊提供工作時鐘。延時的原因是因?yàn)锳D9244有八級的流水線延遲。地址產(chǎn)生模塊在延時時鐘的推動下，不斷輸出雙口RAM的寫地址，當(dāng)寫地址達(dá)到雙口RAM的一半時，地址產(chǎn)生模塊會輸出一半滿標(biāo)志，觸發(fā)中斷產(chǎn)生邏輯輸出DSP中斷，同時中斷產(chǎn)生邏輯自身還會產(chǎn)生一個上半滿還是下半滿的判斷標(biāo)志位，供DSP讀取判斷用。數(shù)據(jù)整合模塊判斷每一通道AD9244采樣后數(shù)據(jù)的符號位，將每一通道AD9244采樣后的14位數(shù)據(jù)符號擴(kuò)展成16位，并將雙通道AD9244采樣數(shù)據(jù)整合成32位。地址產(chǎn)生模塊和數(shù)據(jù)整合模塊的輸出都是采樣時鐘上升沿敏感的信號，為了保證寫鎖存信號有效時，寫地址輸入和寫數(shù)據(jù)輸入滿足建立時間（setup time）和保持時間（hold time），將寫鎖存信號相對于延時模塊輸出時鐘的上升沿延時半個采樣周期。雙口RAM是FPGA內(nèi)嵌的宏模塊，可以同時供DSP讀取數(shù)據(jù)和存入AD9244采樣后的數(shù)據(jù)，是真正意義上的雙口RAM。
2.3 DSP軟件設(shè)計(jì)
在導(dǎo)航接收機(jī)中，DSP采用TI公司的高速浮點(diǎn)處理器TMS320C6713，其工作主頻可以達(dá)到300MHz，支持32位、16位、8位數(shù)據(jù)的存取。測試系統(tǒng)的DSP軟件由匯編語言編寫，訪問的數(shù)據(jù)寬度由軟件設(shè)定為32位，同時讀取兩路采樣后的數(shù)據(jù)存入片內(nèi)的存儲空間，供CCSLink讀取。
2.4 CCSLink工具介紹及開發(fā)流程[3]
CCSLink工具把 MATLAB、TI開發(fā)環(huán)境(CCS)及目標(biāo)DSP連接起來，允許開發(fā)者在MATLAB環(huán)境下完成對CCS和目標(biāo)DSP的操作。開發(fā)者可以利用MATLAB中強(qiáng)大的可視化、數(shù)據(jù)處理和分析函數(shù)對來自CCS和目標(biāo)DSP中的數(shù)據(jù)進(jìn)行分析和處理，從而簡化DSP軟件開發(fā)的分析、調(diào)試和分析過程。CCSLink可以利用MATLAB的面向?qū)ο缶幊碳夹g(shù)創(chuàng)建兩種連接對象：CCS IDE連接對象和RTDX連接對象，實(shí)際上RTDX連接對象是CCS IDE對象的一個子類。由于CCSLink提供了許多函數(shù)對CCS IDE連接對象進(jìn)行操作，這使得利用CCSLink工具開發(fā)測試系統(tǒng)變得簡單、方便、快捷。其開發(fā)流程如圖3。
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2.5 FFT測試結(jié)果
采用信號發(fā)生器Agilent E4438C產(chǎn)生單頻正弦信號，為了消除頻譜泄漏，采用相干采樣的方法[4]。具體選擇測試參數(shù)如下：fin=162.5kHz，fs=6.25MHz，輸入Ain≈0dBFS，F(xiàn)FT的點(diǎn)數(shù)為500，k取素?cái)?shù)13。
利用CCSLink工具，將采樣數(shù)據(jù)點(diǎn)調(diào)入MATLAB，利用MATLAB的畫圖工具畫出的輸入信號時域圖及作FFT后的頻譜圖和諧波噪聲背景圖[5]如圖4、圖5、圖6。
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由圖5可以看出，采用相干采樣后完全消除了FFT后的虛假旁瓣對ADC性能測試造成的虛假影響。由圖6可以看出，采樣正弦波經(jīng)過FFT后，直流分量、基波、各次諧波和噪聲均清晰展現(xiàn)在頻譜圖上；在實(shí)際數(shù)據(jù)采集模塊工程實(shí)現(xiàn)時，輸入在接近滿度甚至達(dá)到滿度時，諧波分量會大大增加。由圖6還可以看出，由于實(shí)驗(yàn)室的電磁環(huán)境較差，所以噪聲和雜散波基底較大。
實(shí)踐證明，通過頻譜圖可以方便地對數(shù)據(jù)采集模塊的性能進(jìn)行測試、分析，并做出相應(yīng)改進(jìn)，為后續(xù)的數(shù)字濾波提供設(shè)計(jì)依據(jù)。
對于高精度數(shù)據(jù)采集模塊的設(shè)計(jì)，不僅要選擇符合要求的高性能ADC，而且要對ADC周邊的電路進(jìn)行精細(xì)設(shè)計(jì)、精心調(diào)試，還要有相應(yīng)的測試方法，能夠直觀、簡捷、精確地測試出設(shè)計(jì)的數(shù)據(jù)采集模塊的性能。本文僅通過頻譜圖對所設(shè)計(jì)的數(shù)據(jù)采集模塊進(jìn)行定性的分析，讀者可根據(jù)這一測試方法，利用MATLAB強(qiáng)大的函數(shù)庫和數(shù)字信號處理理論對數(shù)據(jù)采集模塊進(jìn)行定量分析。
參考文獻(xiàn)
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