摘 要： 分析了非同步采樣" title="同步采樣">同步采樣對(duì)諧波測(cè)量精度的影響，提出采用數(shù)字鎖相環(huán)" title="數(shù)字鎖相環(huán)">數(shù)字鎖相環(huán)來(lái)同步被測(cè)信號(hào)的方法。數(shù)字鎖相環(huán)電路采用VHDL語(yǔ)言和可編程邏輯器件設(shè)計(jì)實(shí)現(xiàn)，并用MAX+plusⅡ軟件進(jìn)行仿真。仿真和測(cè)試結(jié)果表明，所設(shè)計(jì)的數(shù)字鎖相環(huán)可以很好地跟蹤被測(cè)信號(hào)，如果模值K設(shè)為1，當(dāng)跟蹤至180ms時(shí)，頻率誤差僅為0.01Hz。
關(guān)鍵詞： 數(shù)字鎖相環(huán)；諧波檢測(cè)；可編程邏輯器件
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電力系統(tǒng)諧波檢測(cè)精度受多方面因素的影響[1]，其中一個(gè)關(guān)鍵因素是非同步采樣所造成的誤差。電力系統(tǒng)的工頻信號(hào)頻率并不是嚴(yán)格的50Hz或60Hz[2]，如果對(duì)諧波信號(hào)進(jìn)行固定周期的定時(shí)采樣，必然會(huì)導(dǎo)致FFT運(yùn)算產(chǎn)生誤差。這種誤差來(lái)源于非整周期采樣引入的窗截?cái)啵约安蓸訒r(shí)實(shí)際信號(hào)的各次諧波分量不能正好落在頻率分辨點(diǎn)上，而是落在某兩個(gè)頻率分辨點(diǎn)之間[3]。這樣通過(guò)FFT就不能直接得到各次諧波分量的準(zhǔn)確值，而只能以臨近的頻率分辨點(diǎn)的值來(lái)近似代替。因此，本文提出采用數(shù)字鎖相環(huán)實(shí)現(xiàn)對(duì)被采樣信號(hào)頻率和相位的鎖定，以提高諧波檢測(cè)的精度。
1 非同步測(cè)量誤差分析
在t0，t1，…，ti-1，ti…，tN-1，tN時(shí)刻分別對(duì)周期為T的信號(hào)x(t)進(jìn)行N點(diǎn)采樣，采用間隔為Ts，采樣頻率" title="采樣頻率">采樣頻率fs=1/Ts，如果滿足tN-t0=T和ti-ti-1=Ts兩個(gè)條件，則可稱為同步采樣。前者要求采樣頻率必須為信號(hào)頻率的整數(shù)倍，后者則要求采樣必須是等間隔采樣。
要實(shí)現(xiàn)同步采樣，通常取Ts=T/N為采樣間隔，每隔Ts時(shí)間進(jìn)行采樣。理想條件下，該方法可以滿足同步采樣的兩個(gè)條件。但是當(dāng)采樣信號(hào)頻率發(fā)生變化時(shí)，采樣頻率將不再是信號(hào)頻率的整數(shù)倍。表1給出了N=16，T=20ms時(shí)DFT計(jì)算信號(hào)x(t)=sin(2πft)產(chǎn)生的最大誤差絕對(duì)值，f取49.5Hz～50.5Hz。
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2 數(shù)字鎖相環(huán)
為了提高諧波測(cè)量的精度，采用數(shù)字鎖相環(huán)(DPLL)同步被測(cè)信號(hào)，以實(shí)現(xiàn)對(duì)誤差的修正。控制器根據(jù)DPLL模塊檢測(cè)出信號(hào)頻率的大小，實(shí)時(shí)調(diào)整A/D轉(zhuǎn)換器的采樣頻率，以同步被測(cè)信號(hào)，提高測(cè)量精度[4]。
?數(shù)字鎖相環(huán)(DPLL)由數(shù)字鑒相器" title="鑒相器">鑒相器(DPD)、數(shù)字環(huán)路濾波器" title="環(huán)路濾波器">環(huán)路濾波器(DLF)、數(shù)控振蕩器(DCO)和分頻器(DIV)組成，結(jié)構(gòu)如圖1所示。
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2.1 數(shù)字鑒相器(DPD)
常用的數(shù)字鑒相器有兩種類型：異或門(XOR)鑒相器和邊沿控制鑒相器(ECPD)[5]。本文采用異或門(XOR)鑒相器。異或門鑒相器比較輸入信號(hào)Fi相位和輸出信號(hào)Fo相位之間的相位差Φe=Φi-Φo，并輸出相差信號(hào)ID作為數(shù)字環(huán)路濾波器(DLF)的計(jì)數(shù)方向信號(hào)。數(shù)字鑒相器的工作波形如圖2所示。
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2.2 數(shù)字環(huán)路濾波器
數(shù)字環(huán)路濾波器(DLF)由K變?？赡嬗?jì)數(shù)器構(gòu)成，消除了鑒相器輸出的相位差信號(hào)中的高頻成分，保證環(huán)路的性能穩(wěn)定。K變?？赡嬗?jì)數(shù)器根據(jù)相差信號(hào)ID來(lái)進(jìn)行加減運(yùn)算。當(dāng)相差信號(hào)ID為低電平時(shí)，計(jì)數(shù)器進(jìn)行加運(yùn)算，如果相加的結(jié)果達(dá)到預(yù)設(shè)的模值K，則輸出一個(gè)進(jìn)位脈沖(INC)信號(hào)給數(shù)控振蕩器(DCO)；當(dāng)相差信號(hào)為高電平時(shí)，計(jì)數(shù)器進(jìn)行減運(yùn)算，如果相減結(jié)果為零，則輸出一個(gè)借位脈沖(DEC)信號(hào)給數(shù)控振蕩器(DCO)。
數(shù)字環(huán)路濾波器(DLF)電路工作波形如圖3所示。時(shí)鐘DLFCLK則是對(duì)CLK進(jìn)行二分頻得到。ID為一占空比為50%的方波信號(hào)，當(dāng)模值K設(shè)為1時(shí)，在INC和DEC輸出端上分別出現(xiàn)7個(gè)脈沖波形；而當(dāng)模值K設(shè)為5時(shí)，只有2個(gè)脈沖輸出；K為10時(shí)，只有1個(gè)脈沖；K=15時(shí)，沒(méi)有脈沖輸出。
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2.3 數(shù)控振蕩器
數(shù)控振蕩器(DCO)由脈沖加減電路構(gòu)成，實(shí)現(xiàn)了對(duì)輸入信號(hào)頻率和相位的跟蹤和調(diào)整，最終使輸出信號(hào)鎖定在輸入信號(hào)的頻率上。當(dāng)沒(méi)有進(jìn)位/借位(INC/DEC)脈沖信號(hào)時(shí)，輸出Fs對(duì)時(shí)鐘DCOCLK進(jìn)行固定系數(shù)的分頻；當(dāng)有進(jìn)位(INC)脈沖信號(hào)時(shí)，在輸出Fs信號(hào)上加入1個(gè)DCOCLK時(shí)鐘周期，使Fs周期變長(zhǎng)；當(dāng)有借位(DEC)脈沖信號(hào)時(shí)，在輸出Fs信號(hào)上減去1個(gè)DCOCLK時(shí)鐘周期，使Fs周期變短。因此，DCOCLK時(shí)鐘周期決定了鎖相環(huán)頻率跟蹤的精度。
DCO電路工作波形如圖4所示。其中Fc為DCO的中心振蕩頻率，是對(duì)DCOCLK進(jìn)行固定系數(shù)的分頻得到，在頻率調(diào)節(jié)過(guò)程中始終不變，是在仿真時(shí)特意加進(jìn)來(lái)的，在此作為一個(gè)比較信號(hào)，和Fs波形進(jìn)行對(duì)比，以了解Fs頻率的變化。
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2.4 數(shù)字鎖相環(huán)整體電路仿真結(jié)果
數(shù)字鎖相環(huán)(DPLL)整體電路的仿真結(jié)果如圖5和圖6所示。其中輸入信號(hào)頻率fi設(shè)為50.1Hz(T=29.94-9.98=19.96ms)，要使頻率跟蹤精度達(dá)到0.1Hz，則fclk=(Nfi)/(1-fi/f)=(256×50.1)/(1-50.1/50)=6412800Hz=6.4128MHz(實(shí)際應(yīng)用中取fclk=6.4MHz)，其中N為每周期信號(hào)采樣點(diǎn)數(shù)，f取電力系統(tǒng)工頻50Hz，可通過(guò)對(duì)DCO的中心振蕩頻率Fc(Fc=fclk/500=6.4MHz/500=12.8kHz)進(jìn)行256分頻得到，即f=Fc/256=12.8kHz/256=50Hz。fs=256fo輸出為A/D轉(zhuǎn)換器的采樣頻率。分頻器DIV設(shè)置為2分頻，fclk=fDCOCLK=2fDLFCLK。
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K變模計(jì)數(shù)器的模值K[3..0]取值范圍為0～15，取1時(shí)，仿真結(jié)果如圖5所示。在180.0ms附近To=187.132-167.168=19.964ms，fo=1/To≈50.09Hz，誤差僅為0.01Hz。在N=16時(shí)，用DFT計(jì)算信號(hào)x(t)=sin(2πft)產(chǎn)生幅值誤差約為0.009%，相位誤差約為0.031°。
K變模計(jì)數(shù)器的模值K[3..0]取15時(shí)，仿真結(jié)果如圖6 所示。在180.0ms附近To=185.159-167.929=20.23ms，fo=1/To≈49.43Hz，誤差為0.67Hz。在N=16時(shí)，用DFT計(jì)算信號(hào)x(t)=sin(2πft)產(chǎn)生幅值誤差約為0.687%，相位誤差約為2.165°?？梢?jiàn)，模值K[3..0]越小，鎖相環(huán)對(duì)被測(cè)信號(hào)頻率鎖定的速度就越快，但是頻率跟蹤調(diào)整的精細(xì)度就越低，在接近被測(cè)信號(hào)頻率處，輸出頻率會(huì)產(chǎn)生較大的抖動(dòng)；反之，模值K[3..0]越小，鎖相環(huán)對(duì)被測(cè)信號(hào)頻率鎖定的速度就越慢，但頻率跟蹤調(diào)整就越精細(xì)，在接近被測(cè)信號(hào)頻率處，輸出頻率抖動(dòng)較小。
本文提出了利用數(shù)字鎖相環(huán)實(shí)現(xiàn)對(duì)電力系統(tǒng)基波信號(hào)進(jìn)行同步的方法，采用VHDL語(yǔ)言實(shí)現(xiàn)鎖相環(huán)電路設(shè)計(jì)，并用可編程邏輯器件予以實(shí)現(xiàn)。電路采用MAX+plusⅡ軟件進(jìn)行仿真，并對(duì)硬件電路進(jìn)行測(cè)試。仿真和測(cè)試結(jié)果表明，該數(shù)字鎖相環(huán)具有控制靈活、跟蹤精度高和易于集成等特點(diǎn)。
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