基于并行相关的实时时差估计器设计与实现
所屬分類：技术论文
上傳者：aet
文檔大?。?span>358 K
標簽： FPGA
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文檔介紹：从相关时差估计的基本原理出发，提出了一种并行时域相关结构，基于这种并行结构设计实现了一种简单高效的时差估计器。与传统频域相关时差估计器相比，这种时差估计器的主要优点是提高了运算效率，运算周期大为缩短，可以满足实时高精度时差估计的需求，同时结构简单，硬件资源开销小，易于设计实现。实际测试结果验证了上述结论。
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