電路功能與優(yōu)勢(shì)
振蕩器上變頻器AD9552 和LVDS/CMOS時(shí)鐘扇出緩沖器 ADCLK854共同構(gòu)成靈活的引腳可編程時(shí)鐘分配解決方案。 AD9552 配有一個(gè)SPI端口，用于對(duì)器件進(jìn)行編程。此接口支 持最高達(dá) 900 MHz的寬輸出頻率范圍。另一方面，它也可以 通過引腳編程，從而簡(jiǎn)化許多不需要軟件可編程性能的設(shè)計(jì) 應(yīng)用。 在引腳可編程模式下，最多可提供 64 種標(biāo)準(zhǔn)輸出頻率，具體 視輸入頻率選擇而定。因此，AD9552 可以像頻率引腳可編 程VCXO一樣工作。此外，AD9552 還能采用輸入端的晶體諧 振器工作，以提供更大的靈活性。AD9552 的簡(jiǎn)化框圖如圖 1所示。
圖 1. 振蕩器上變頻器AD9552 簡(jiǎn)化框圖
ADCLK854 是一款時(shí)鐘扇出緩沖器，其LVDS和 1.8 V CMOS輸 出均可通過引腳進(jìn)行編程。ADCLK854 提供最多 12 路LVDS輸 出、24 路CMOS輸出或二者的組合。如果需要較少的輸出和/或不 同的輸出邏輯選擇，可以用ADI公司其它幾個(gè)時(shí)鐘扇出緩沖器代 替ADCLK854。ADCLK854 簡(jiǎn)化框圖如圖 2所示。
圖 2. 時(shí)鐘扇出緩沖器ADCLK854 簡(jiǎn)化框圖
電路描述
圖 3的簡(jiǎn)化電路顯示AD9552 與ADCLK854 客戶評(píng)估板之間 的設(shè)置。AD9552 可采用 26 MHz晶體諧振器工作。然后， AD9552 LVPECL輸出驅(qū)動(dòng)ADCLK854 評(píng)估板，以實(shí)現(xiàn)LVDS 和/或CMOS扇出功能。選擇LVPECL輸出是因?yàn)樗哂休^低 的抖動(dòng)和相位噪聲。 對(duì)于低抖動(dòng)時(shí)鐘分配，AD9552 和ADCLK854 是非常合適的 組合。兩款器件均具有引腳可編程特性，因而可實(shí)現(xiàn)獨(dú)立的 時(shí)鐘發(fā)生器解決方案，無(wú)需將接口控制線連回FPGA或微控制 器。此外，兩款器件的尺寸均很小。圖 3給出了簡(jiǎn)化電路框 圖。有關(guān)內(nèi)部連接和材料清單的詳細(xì)信息，請(qǐng)參考AD9552 評(píng)估板和ADCLK854 評(píng)估板文檔。
圖 3. AD9552 和ADCLK854 電路組合示意圖
下面的程序說明如何使用板上跳線和撥動(dòng)開關(guān)對(duì) AD9552 評(píng) 估板進(jìn)行手動(dòng)編程，以便設(shè)置用于所選輸入和輸出頻率的邏 輯電平。本例中，晶振頻率為 26 MHz，輸出頻率為 625 MHz。
1. 確保跳線 JMP3 處于手動(dòng)控制位置。
2. 確認(rèn)連接器 P2 上的所有五個(gè)跳線均已移除。
3. 將 S3 撥動(dòng)開關(guān)的位置設(shè)為 0111，表示在使用 26 MHz 晶振。
4. 將 S2 撥動(dòng)開關(guān)的位置設(shè)為 0010，并將 S1 撥 動(dòng)開關(guān)的位置設(shè)為 0011。
5. 將示波器、頻譜分析儀或其它實(shí)驗(yàn)室設(shè)備與板 右上側(cè) J3 至 J6 SMA 連接器中的任一個(gè)相連。
6. 將評(píng)估板插入 USB 端口，以提供電源。
7. OUT1 SMA 連接器上應(yīng)能觀察到 625 MHz 的 頻率。
8. 如果需要其它輸出頻率，請(qǐng)從 USB 端口斷開。 然后改變撥動(dòng)開關(guān)設(shè)置，再次連接 USB 端口。
每次設(shè)置撥動(dòng)開關(guān)之后，必須移除USB電纜，使AD9552 斷電， 以便對(duì)AD9552 重新編程。有關(guān)引腳編程的詳細(xì)說明，請(qǐng)參 考AD9552 數(shù)據(jù)手冊(cè)。
ADCLK854 輸出也是引腳可編程的，可提供最多 12 路差分 LVDS輸出或 24 路單端 1.8 V CMOS輸出。跳線CTRL_A、 CTRL_B、CTRL_C和SLEEP用于配置輸出。欲將輸出配置為 所需設(shè)置，請(qǐng)參考表 1。
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CTRL_A |
Logic 0 = LVDS; Logic 1 = CMOS |
Output 0 to Output 3 |
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CTRL_B |
Logic 0 = LVDS; Logic 1 = CMOS |
Output 4 to Output 7 |
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CTRL_C |
Logic 0 = LVDS; Logic 1 = CMOS |
Output 8 to Output 11 |
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SLEEP |
Logic 0 = LVDS; Logic 1 = CMOS |
Output 0 to Output 11 |
表 1. ADCLK854 Configuration
以下圖 4和圖 5中的絕對(duì)相位噪聲和頻譜圖來自時(shí)鐘扇出緩 沖器ADCLK854 的LVDS輸出。
圖 4. 625 MHz時(shí)的ADCLK854 LVDS輸出相位噪聲（雜散關(guān)閉）
圖 5. 使用ADCLK854 評(píng)估板的ADCLK854 輸出頻譜（LVDS輸出）