0 引言
    近40年的CMOS器件不斷縮小，以求達到更高的速度，更高性能和更低功耗。靜態(tài)隨機存取存儲器(SRAM)憑著其高速和易用性的優(yōu)勢，已被廣泛應用于系統(tǒng)級芯片(SoC)。據(jù)國際半導體技術藍圖(ITRS)的預測，到2013年內(nèi)存將占到SoC面積的90％，這將導致了芯片的性能越來越取決于SRAM的性能。但是，隨著CMOS技術的進一步發(fā)展，由此需要降低電源電壓和閾值電壓，而這一系列舉措勢必會降低SRAM單元的穩(wěn)定性。另外，在深亞微米情況下，工藝環(huán)境以及隨之帶來的參數(shù)變化也會大大影響SRAM單元的穩(wěn)定性。
    在傳統(tǒng)6T-SRAM結構里，數(shù)據(jù)存儲節(jié)點通過存取管直接連接到位線上。這樣在讀過程中，由于存取管和下拉管之間的分壓作用會使存儲節(jié)點數(shù)據(jù)受到干擾，另外由于這種直接讀／寫機制會使存儲節(jié)點很容易受到外部噪聲的影響從而可能導致邏輯錯誤。
    除了數(shù)據(jù)的穩(wěn)定性問題之外，不斷增大的芯片漏電流也是另一個需要考慮的問題。在現(xiàn)代高性能微處理器，超過40％的功耗是由于泄漏電流引起的。隨著越來越多的晶體管集成到微處理器上，漏電功耗的問題將會更加突出。此外，漏電是待機模式下惟一的能耗來源，SRAM單元是漏電流的一個重要來源。
    本文在分析傳統(tǒng)6T-SRAM基礎上，并基于以上考慮，提出了一種高可靠性低功耗的新6管SRAM單元。由于讀電流與噪聲容限的沖突，這個結構采用讀／寫分開機制，將存儲節(jié)點和讀輸出分開，從而不會使位線的波動干擾到存儲節(jié)點的值；另外，每次讀或?qū)戇^程中，只需要一個位線參與工作，因此相比較而言，降低了功耗，仿真結果顯示這種結構讀／寫速度也和普通6管SRAM相差無幾。

1 6T-SRAM存儲單元簡介
    6管存儲單元結構如圖1所示。

1．1 6管單元結構及工作原理
    6T-SRAM單元結構晶體管級電路如圖1所示，它由6個管子組成，整個單元具有對稱性。其中M1～M4構成雙穩(wěn)態(tài)電路，用來鎖存1位數(shù)字信號。M5，M6是傳輸管，它們在對存儲器進行讀／寫操作時完成將存儲單元與外圍電路進行連接或斷開的作用。對單元的存取通過字線WL(Word Line)使能，字線WL為高電平時傳輸管導通，使存儲單元的內(nèi)容傳遞到位線BL(Bit Line)，單元信息的反信號傳遞到位線，外圍電路通過BL和讀取信息。寫操作時，SRAM單元陣列的外圍電路將電壓傳遞到BL和上作為輸入，字線WL使能后，信息寫入存儲單元。
1．2 靜態(tài)噪聲容限SNM
    靜態(tài)噪聲容限SNM是衡量存儲單元抗干擾能力的一個重要參數(shù)，其定義為存儲單元所能承受的最大直流噪聲的幅值，若超過這個值，存儲節(jié)點的狀態(tài)將發(fā)生錯誤翻轉(zhuǎn)。隨著數(shù)字電路不斷發(fā)展，電源電壓VDD逐漸變小，外部噪聲變得相對較大。如圖1所示的6T-SRAM，在讀操作中有一個從存儲節(jié)點到位線BL的路徑，當存取管開啟，BL和存儲節(jié)點直接相連。因此，外部的噪聲很容易破壞數(shù)據(jù)，噪聲容限受到前所未有的挑戰(zhàn)。

2 新型6T-SRAM存儲單元簡介
    針對以上問題，提出一個新型6T-SRAM存儲單元結構，如圖2所示。NMOS管M5和M6負責讀操作，NMOS管M1，M4，PMOS管M2，M3完成寫操作，讀／寫操作的時候只有1個位線參與工作，因此整個單元功耗減小很多。

    (1)空閑模式
    在空閑模式下，即讀操作和寫操作都不工作的情況下，當O存在Q點時，M3打開，Qbar保持在VDD，同時M2，M4是關閉的，此時Q點的數(shù)據(jù)0可能受到漏電流IDS-M2漏電堆積，從而在Q點產(chǎn)生一定電壓，甚至可能導致Q點數(shù)據(jù)翻轉(zhuǎn)，產(chǎn)生錯誤邏輯。因此要利用M1管的漏電流，主要是M1的亞閾值電流，為了這個目的，需要在空閑模式下將位線拉到地，同時將字線WL保持在亞閾值工作的條件下，這樣就可以無需刷新正確存儲數(shù)據(jù)0。當1存在Q點時，M4，M2打開，在Q和Qbar之間有正反饋，因此Q點被M2管拉到VDD，Qbar被M4管拉到地，但是此時M1管是處在亞閾值條件下，因此有一條路徑從VDD到，這會導致Q點數(shù)據(jù)不穩(wěn)定，甚至有可能翻轉(zhuǎn)，由于流經(jīng)M2的電流遠遠大于流經(jīng)M1的電流，數(shù)據(jù)相對還是比較穩(wěn)定的。另一條位線BL拉到地，在空閑模式下讀路徑這端漏電流很小，可以忽略。
    (2)寫循環(huán)
    寫1操作開始，WL高電平打開M1管，讀控制管RL關閉，充電使得=1，BL=0，Q點開始充電到1(此時由于NMOS管傳遞的是弱1)，從而打開M4管，使Qbar=0，同時正反饋打開M2管，將Q點保持在強1；相反，寫0操作的時候，位線放電到=0，打開字線WL，Q=0，同時打開M3管，Qbar=1。在結束寫操作后，單元進入空閑模式。
    (3)讀循環(huán)
    讀操作主要由M5，M6管負責，Qbar連接到M5管的柵極，BL充電到高電平。讀1的時候，Q=1，Qbar=0，M5關閉的，因而靈敏放大器從BL讀出的是1；當讀0操作的時候，WL字線關閉的，RL開啟，Q=0，Qbar=1，管子M5開啟，M5管和M6管共同下拉BL，讀出數(shù)據(jù)0。在結束讀操作后，單元進入空閑模式。
2．1 噪聲容限
    噪聲容限是在沒有引起單元翻轉(zhuǎn)前提下引入存儲節(jié)點的最大噪聲電壓值。在讀操作的時候，噪聲容限對于單元的穩(wěn)定性更加重要，因為在傳統(tǒng)的SRAM中讀噪聲容限和讀的電流是沖突的，提高讀電流速度的同時會降低讀噪聲容限為代價，所以在傳統(tǒng)SRAM結構中，讀電流和讀噪聲容限不可以分開獨立調(diào)節(jié)，兩者是相互影響制約的。而新結構采用獨立的讀電流路徑，不包括存儲節(jié)點，因而在讀操作的時候，位線上的電壓波動和外部噪聲幾乎不會對存儲節(jié)點造成影響，從而大大的增加了讀噪聲容限。
2．2 漏電流
    從以上分析可知，當數(shù)據(jù)存0的時候，新型6T-SRAM是通過M1管的亞閾值電流來保持數(shù)據(jù)的；當數(shù)據(jù)存1的時候，由于M2，M4的正反饋作用，并且在空閑狀態(tài)下M1處于亞閾值導通狀態(tài)，所以存在從電源電壓到地的通路，這些都會導致漏電流的增加圖3顯示了這條路徑。在大部分數(shù)據(jù)和指令緩存器中，所存的值為0居多，分別占到75％和64％?；谶@些考慮，在標準0．18μm CMOS工藝下，對普通6T-SRAM和新型6T-SRAM進行了平均漏電流仿真。傳統(tǒng)6T-SRAM漏電流為164 nA，新型6T-SRAM漏電流為179 nA，新型SRAM比傳統(tǒng)的大9％，這是可以接受的范圍因為新型SRAM采用漏電流保持技術，從而不需要數(shù)據(jù)的刷新來維持數(shù)據(jù)，另外漏電泄露不會在Q點產(chǎn)生過高的浮空電壓，因而數(shù)據(jù)更加穩(wěn)定。

2．3 功耗
    一般而言，位線是產(chǎn)生動態(tài)功耗的主要部分，所以說往往在讀／寫操作轉(zhuǎn)換過程中位線的變化會消耗主要的功耗，本文對傳統(tǒng)6T-SRAM和新型6T-SRAM單元結構進行了功耗仿真，如表1所示。

    表1中可以看出，在傳統(tǒng)的6T-sRAM讀／寫過程中，對稱結構的兩個位線電壓的變化是一致的，因而功耗是相同的。新型6T-SRAM單元功耗比傳統(tǒng)單元低了很多，這是因為在讀／寫操作的時候，參與工作的管子數(shù)量少，并且只有一個位線參與工作，并且在寫0的時候，由于位線是0，所以功耗很低。
2．4 讀／寫仿真
    為了進一步驗證新型6T-SRAM讀／寫功能的正確性，以及與傳統(tǒng)6T-SRAM單元的比較，采用HSpice對兩種管子進行了讀／寫仿真。如圖4-圖7所示。

    新型6T-SRAM存儲單元的讀／寫仿真表明，單個存儲單元的讀／寫時間在0．2 ns內(nèi)，符合存儲器在高速狀態(tài)下運行的需要。

3 結語
    本文提出一種新型的SRAM單元，新型6T-SRAM單元有兩個單獨的數(shù)據(jù)訪問機制，一個是讀操作，另外一個是寫操作。而且，SRAM單元設計不干擾存儲節(jié)點的讀操作過程。該SRAM單元是在0．18μm工藝下仿真的，新型SRAM采用漏電流保持技術，從而不需要刷新來維持數(shù)據(jù)，并且仿真顯示功耗比較傳統(tǒng)SRAM低了很多，讀／寫速度方面比傳統(tǒng)SRAM慢了一點，但是這是在可以接受的范圍內(nèi)。