基于CPLD的高精度全数字锁相环
所屬分類：参考设计
上傳者：aet
文檔大小：308 K
標(biāo)簽： CPLD
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文檔介紹：针对由电力系统工频信号频率波动导致的不能同步采样从而影响电参量测量精度的问题，提出以74HC297为核心设计高精度的全数字锁相环(ADPLL)电路!实现精密跟踪锁定待测信号频率和相位,并在CPLD中实现.本文推导ADPLL在频率跳变时的锁定时间表达式!分析影响锁定速度和精度的相关因素,给出实验波形和数据!实验结果表明,该ADPLL的锁定精度至少达到0.0002Hz以上.
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