同步 GHz 采樣系統(tǒng)——不適合膽小者

　　在無線電系統(tǒng)中應用數(shù)字波束成形，需要同時采樣天線陣列的低層信號。這需要保存信號到達每個天線節(jié)點的空間

　　信息。 雖然這種方案復雜度較高，會帶來額外的功耗，但其也具有一些顯著的優(yōu)點：

　　高信噪比(SNR)幫助提高無線鏈接容量，從而增加信號范圍

　　使用天線陣列的空間特性避免干擾。因為干擾來自某個特定方向，波束成形算法可使用零位技術消除干擾。

　　高效率、大容量的無線鏈路意味著雷達系統(tǒng)可同時追蹤多個目標，或移動電話網(wǎng)絡可支持多個通話。

　　今天，很多應用使用波束成形，或者至少需要同步采樣。但是，在 GHz 頻率下工作時， IC 和板級的信號的傳播時間都非常重要。PCB 走線被用于傳輸線，因此需保證信號線長度匹配以保持相位信息。每厘米的線長將增加 60 到75ps 的傳遞時間。將其 6GHz 采樣時鐘的 166ps 時鐘周期相比，可以看出板級的效應會極大影響設計。這解釋了為什么在高速采樣系統(tǒng)中 PCB 布線是一個關鍵的因素。但是，還有另外一個因素會使設計變得困難，這個因素和時域有關，稱為亞穩(wěn)態(tài)。

　　同步鏈為 ESIstream 帶來確定的延遲

　　亞穩(wěn)態(tài)描述了數(shù)字電路中的一種不確定的狀態(tài)，隨著采樣率的提高，它成為了潛在的系統(tǒng)時序問題的一個重要原因。用戶需用同步的方法對抗亞穩(wěn)態(tài)，這正是引入同步鏈的方案的原因。

　　用戶需要一種可靠且簡單的同步時序實現(xiàn)方法。在 Teledyne e2v，確定性同步圍繞著一對事件驅動的差分電信號建立：同步和同步輸出信號(SYNCTRIG 和 SYNCO)。這些信號保證目標轉換器的時序系統(tǒng)可被復位，并且所有的數(shù)字子系統(tǒng)都被恰當?shù)劓i定到主參考時鐘。另外，這種同步方案可擴展到大系統(tǒng)中的多個 ADC。

　　這種方案的優(yōu)點在于非常簡單——它無需額外的時鐘信號，可保證系統(tǒng)生命周期內多個并行通道的同步。一旦設計完成準備生產，可使用一個訓練序列建立正確的系統(tǒng)同步。如果環(huán)境條件變化，比如溫度或電壓變化，系統(tǒng)時序參數(shù)保持不變。同步鏈提供了一個非?？煽康耐皆矗@對產品量產是一個巨大的優(yōu)勢。

　　然后，為了實現(xiàn)確定性延遲，在 ESIstream 鏈路的接收端有一個簡單的計數(shù)器和接收彈性緩沖，用于補償傳遞過程的最大線路延遲不確定度。

　　圖 9 ESIstream 接收器中的幀計數(shù)器的位置

　　FPGA 內部的計數(shù)器模塊計算 SYNCTRIG 上升沿事件和“所有線路接收準備好”事件之間的 Rx 的時鐘數(shù)。這些信息和彈性接收緩沖允許整個系統(tǒng)的接收數(shù)據(jù)對齊。這樣，利用 ESIstream 的產品帶有的信號鏈功能，將確定性行為擴展到整個使 ESIstream 的系統(tǒng)中的方法是可行的。

　　ESIstream VHDL 模塊——發(fā)展的目標

　　為了使 ESIstream 更加易于使用，Teledyne e2v 的提出者 Teledyne e2v 在 2018 年底啟動了一個項目，研發(fā)

　　ESIstream Tx 和 Rx 的 IP 模塊，用于行業(yè)內 FPGA 廠家（包括 Xilinx 和 Intel）提供的通用 FPGA。IP 將支持不同

　　的運行速度，且適用于包括宇航級在內的不同等級的應用。毋庸置疑，IP 的重點在于為 Teledyne e2v 現(xiàn)有的產品

　　系列提供匹配的性能。為了實現(xiàn)這個固定功能的 IP，Teledyne e2v 在底層做了很多工作以動態(tài)定義可配置的線速

　　率模塊，包含一系列廣泛的數(shù)據(jù)轉換器采樣頻率，并支持更多可定義的功能。

　　串行化的未來

　　Teledyne e2v 未來的開發(fā)計劃還包括用于 ESIstream 物理層的光纖應用。光纖允許轉換器被放置在距離 FPGA 很

　　遠的地方，而不是基于銅線的接口（PCB 走線或同軸電纜）。通過將兩塊 Xilinx VC709 評估板使用四個 SFP (小型

　　可插拔) 光線路連接并運行在 6Gsps 的速度，證明了上述的特性。

　　圖     9 使用物理層的光纖演示 ESIstream Tx 和 Rx

　　在經過完整的測試和認證后，VHDL 代碼模塊將被放置在網(wǎng)站上，供用戶免費下載。

　　ESIstream 和 JEDEC 對比

　　ESIstream 的系統(tǒng)級優(yōu)點可簡單概括如下：

　　無需每個器件的 LMFC 時鐘，無需 LMFC 時鐘的對齊操作。

　　當使用單個器件或采用同步鏈同步多個器件時，無需考慮 ESIstream 同步信號的 PCB 線長匹配。

　　無需 SYSREF，因此與 JESD204B 相比，ESIstream 降低了硬件復雜度，實現(xiàn)了確定性操作。

　　ESIstream 系統(tǒng)中的確定的同步行為是通過一種叫做同步訓練的特性（請參考其他文檔）實現(xiàn)的。ESIstream僅需要一次系統(tǒng)的訓練。一旦得到延遲參數(shù)，對于給定的設計這些延遲參數(shù)將維持不變。這意味著 ESIstream是一種易于量產化的接口。

　　結語

　　JESD204B 子集 1 和 2 里描述的 JEDEC 數(shù)據(jù)串行化方法似乎解決了多通道數(shù)據(jù)轉換器系統(tǒng)的確定性操作的挑戰(zhàn)。

　　這在一定程度上無疑是正確的，但是通常被忽視的是設計師在處理復雜傳輸和規(guī)格物理層需求時遇到的眾多挑戰(zhàn)。

　　工程師通常認為用于信號處理 SoC(FPGA 或 ASIC)的 JESD204B 許可證和核心 IP 可幫助解決大多數(shù)設計上的問題。

　　但是，據(jù)報道，很多事實和經驗表明，JESD204B 引入的多域時鐘復雜度的時序約束，給 PCB 的設計帶來了很大的麻煩。

　　還有另外一個方法。ESIStream。ESIStream 是一個開源免費的協(xié)議。它與 JESD204B 的性能等級相同，但能帶來更好的用戶體驗。低復雜度，易于設計，低功耗?，F(xiàn)在，隨著用于工業(yè)標準 FPGA 的 Rx 和 Tx 的 IP 模塊和 VHDL代碼模塊的發(fā)布，大大降低了 ESIstream 的使用難度。目前 IP 模塊在開發(fā)階段，會支持 Teledyne e2v 新數(shù)據(jù)轉換

　　器的規(guī)格。另外，用戶可免費下載適用于自己的高速串行項目的 VHDL 代碼模塊。