最近，Imec的CMOS“老板”Sri Samavedam看到了半導(dǎo)體行業(yè)的五個(gè)趨勢(shì)。

　　趨勢(shì)1：摩爾定律將在未來(lái)8到10年內(nèi)持續(xù)下去 

　　在接下來(lái)的8到10年中，CMOS晶體管的密度縮放將大致遵循摩爾定律。這將主要通過(guò)EUV圖案化（patterning）方面的進(jìn)展以及通過(guò)引入能夠?qū)崿F(xiàn)邏輯標(biāo)準(zhǔn)單元縮放的新型設(shè)備架構(gòu)來(lái)實(shí)現(xiàn)。

　　在7nm技術(shù)節(jié)點(diǎn)中引入了極紫外（EUV）光刻技術(shù)，可在一個(gè)曝光步驟中對(duì)一些最關(guān)鍵的芯片結(jié)構(gòu)進(jìn)行圖案化。除了5nm技術(shù)節(jié)點(diǎn)之外（例如，當(dāng)關(guān)鍵的后端（BEOL）金屬間距小于28-30nm時(shí)），多圖案EUV光刻變得不可避免，從而大大增加了晶圓成本。

　　最終，我們預(yù)計(jì)高數(shù)值孔徑（high-NA）EUV光刻技術(shù)將可用于構(gòu)圖該行業(yè)1nm節(jié)點(diǎn)的最關(guān)鍵層。該技術(shù)將把其中一些層的多圖案化推回單一圖案化，從而降低成本，提升良率并縮短周期。

　　例如，Imec通過(guò)研究隨機(jī)缺陷率，為推進(jìn)EUV光刻做出了貢獻(xiàn)。孤立的缺陷，例如微橋，局部折線以及缺少或合并的觸點(diǎn)。隨機(jī)缺陷率的改善可以導(dǎo)致使用較低劑量，從而提高產(chǎn)量。我們?cè)噲D了解，檢測(cè)和減輕隨機(jī)故障，并且最近可能會(huì)報(bào)告隨機(jī)缺陷率提高了一個(gè)數(shù)量級(jí)。

　　為了加快高NA EUV的引入，我們正在安裝Attolab –允許在使用高NA工具之前測(cè)試一些用于高NA EUV的關(guān)鍵材料（例如掩模吸收層和抗蝕劑）。該實(shí)驗(yàn)室中的光譜表征工具將使我們能夠在亞秒級(jí)的時(shí)間范圍內(nèi)觀察抗蝕劑的關(guān)鍵EUV光子反應(yīng)，這對(duì)于理解和減輕隨機(jī)缺陷的形成也很重要。目前，我們已經(jīng)成功完成了Attolab安裝的第一階段，并希望在接下來(lái)的一個(gè)月中獲得高NA NAV曝光。

　　除了EUV光刻技術(shù)的進(jìn)步外，如果沒(méi)有前端（FEOL）器件架構(gòu)的創(chuàng)新，摩爾定律就無(wú)法繼續(xù)。如今，F(xiàn)inFET器件已成為主流的晶體管架構(gòu)，最先進(jìn)的節(jié)點(diǎn)在6軌（6T）標(biāo)準(zhǔn)單元中具有2個(gè)鰭。但是，將FinFET縮小至5T標(biāo)準(zhǔn)單元會(huì)導(dǎo)致鰭減少，而標(biāo)準(zhǔn)單元中每個(gè)設(shè)備只有1個(gè)鰭，導(dǎo)致單位面積的設(shè)備性能急劇下降。

　　垂直堆疊的納米片結(jié)構(gòu)被認(rèn)為是下一代器件，可以更有效地利用器件尺寸。另一個(gè)關(guān)鍵的縮放助推器是埋入式電源軌（BPR）。這些BPR埋在芯片的FEOL中而不是BEOL中，將釋放互連資源以進(jìn)行路由。

　　將納米片縮放到2nm世代將受到n-p空間的限制。Imec將forksheet體系結(jié)構(gòu)設(shè)想為下一代器件。通過(guò)用介電壁定義n-p空間，可以進(jìn)一步縮放軌道高度。

　　與傳統(tǒng)的HVH設(shè)計(jì)相反，另一種有助于提高布線效率的標(biāo)準(zhǔn)單元體系結(jié)構(gòu)是金屬線的垂直-水平-垂直（VHV）設(shè)計(jì)?；パa(bǔ)FET（CFET）將實(shí)現(xiàn)最終的標(biāo)準(zhǔn)單元縮小至4T，該互補(bǔ)FET（CFET）通過(guò)將n-FET折疊在p-FET之上，從而在單元一級(jí)充分利用了三維尺寸，反之亦然。

　　趨勢(shì)2：固定功率下邏輯性能的提高將減慢

　　通過(guò)上述創(chuàng)新，我們期望晶體管密度遵循Gordon Moore提出的路徑。

　　但是由于無(wú)法縮放電源電壓，固定功率下的節(jié)點(diǎn)到節(jié)點(diǎn)性能改進(jìn)（稱為Dennard縮放）已經(jīng)放緩。全球研究人員正在尋找彌補(bǔ)這種速度下降并進(jìn)一步提高芯片性能的方法。由于改善了功率分配，預(yù)計(jì)上述掩埋的電源軌將在系統(tǒng)級(jí)別提供性能提升。

　　此外，imec致力于將應(yīng)力整合到納米片和叉子片器件中，并致力于提高線中間（MOL）的接觸電阻。更進(jìn)一步，由于n器件和p器件可以獨(dú)立優(yōu)化，因此順序CFET器件將為合并高遷移率材料提供靈活性。

　　通道中的2D材料（例如二硫化鎢（WS2））有望提高性能，因?yàn)樗鼈兛蓪?shí)現(xiàn)比Si或SiGe更大的柵極長(zhǎng)度定標(biāo)。一種有前途的基于2D的設(shè)備架構(gòu)涉及多個(gè)堆疊的薄片，每個(gè)薄片都被柵堆疊包圍并從側(cè)面接觸。仿真表明，這些器件在以1nm節(jié)點(diǎn)或更高為目標(biāo)的按比例縮放的尺寸上可以勝過(guò)納米片。

　　在imec上，已經(jīng)展示了在300mm晶圓上具有雙層WS2的雙柵極晶體管，柵極長(zhǎng)度低至17nm。為了進(jìn)一步改善這些器件的驅(qū)動(dòng)電流，我們強(qiáng)烈致力于改善溝道的生長(zhǎng)質(zhì)量，摻入摻雜劑并改善這些新型材料的接觸電阻。我們?cè)噲D通過(guò)將物理特性（例如生長(zhǎng)質(zhì)量）與電特性相關(guān)聯(lián)來(lái)加快這些設(shè)備的學(xué)習(xí)周期。

　　除了FEOL，BEOL中的路由擁塞和RC延遲已成為提高性能的重要瓶頸。

　　為了提高通孔電阻，我們正在研究使用Ru或Mo的混合金屬化工藝。我們希望半鑲嵌金屬化模塊可以同時(shí)提高最緊密間距金屬層的電阻和電容。

　　半大馬士革將允許我們通過(guò)直接構(gòu)圖來(lái)增加金屬線的縱橫比（以降低電阻），并使用氣隙作為線之間的電介質(zhì)（以控制電容的增加）。同時(shí)，我們屏蔽了多種替代導(dǎo)體，例如二元合金，以替代“舊銅”，以進(jìn)一步降低線路電阻。

　　趨勢(shì)3：通過(guò)3D技術(shù)實(shí)現(xiàn)更異構(gòu)的集成

　　在行業(yè)中，我們看到越來(lái)越多的利用2.5D或3D連接性通過(guò)異構(gòu)集成構(gòu)建系統(tǒng)的示例。這些選件有助于解決內(nèi)存問(wèn)題，在受規(guī)格限制的系統(tǒng)中增加功能或提高大型芯片系統(tǒng)的良率。借助緩慢的邏輯PPAC（性能，功耗，面積成本），SoC（片上系統(tǒng)）的智能功能分區(qū)可以為擴(kuò)展提供另一個(gè)旋鈕。

　　一個(gè)典型的示例是高帶寬內(nèi)存（HBM）堆棧，該堆棧由堆疊的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（DRAM）芯片組成，這些芯片通過(guò)短插入器鏈接直接連接到處理器芯片（例如GPU或CPU）。

　　最近的例子包括在Intel的Lakefield CPU中進(jìn)行裸片堆疊，或者在AMD的7nm Epyc CPU中使用中介層上的小芯片。將來(lái)，我們希望看到更多此類異構(gòu)SoC，這是提高系統(tǒng)性能的一種有吸引力的方法。

　　為了將技術(shù)選項(xiàng)與系統(tǒng)級(jí)別的性能聯(lián)系起來(lái)，我們建立了一個(gè)名為S-EAT（啟用先進(jìn)技術(shù)的系統(tǒng)基準(zhǔn)測(cè)試）的框架。該框架使我們能夠評(píng)估特定技術(shù)選擇對(duì)系統(tǒng)級(jí)性能的影響。例如：在緩存層次結(jié)構(gòu)的較低級(jí)別上，我們可以從3D分區(qū)片上存儲(chǔ)器中受益嗎？如果將靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM）替換為磁性RAM（MRAM）存儲(chǔ)器，那么在系統(tǒng)級(jí)會(huì)發(fā)生什么？

　　作為說(shuō)明，我們已使用該平臺(tái)找到包含CPU以及L1，L2和L3高速緩存的高性能移動(dòng)SoC的最佳分區(qū)。在傳統(tǒng)設(shè)計(jì)中，CPU將以平面配置駐留在高速緩存旁邊。

　　我們?cè)u(píng)估了將緩存移至另一塊芯片的影響，該芯片與3D晶圓鍵合技術(shù)堆疊到了CPU芯片上。由于高速緩存和CPU之間的信號(hào)現(xiàn)在傳播的距離更短，因此可以預(yù)期速度和延遲會(huì)有所改善。仿真實(shí)驗(yàn)得出的結(jié)論是，將L2和L3高速緩存移到頂層而不是僅將L1或同時(shí)將所有3個(gè)高速緩存移到頂層是最佳選擇。

　　為了能夠在緩存層次結(jié)構(gòu)的這些更深層次上進(jìn)行分區(qū)，需要高密度的晶圓間堆疊技術(shù)。我們已經(jīng)展示了700nm互連間距的晶圓間混合鍵合，并相信鍵合技術(shù)的進(jìn)步將在不久的將來(lái)實(shí)現(xiàn)500nm間距互連。

　　異構(gòu)集成可通過(guò)3D集成技術(shù)實(shí)現(xiàn)，例如使用Sn微凸點(diǎn)的管芯到管芯或管芯到硅中介層堆疊，或使用混合銅鍵合的管芯到硅堆疊。生產(chǎn)中最先進(jìn)的錫微凸點(diǎn)間距已達(dá)到約30mm。在imec，我們正在推動(dòng)當(dāng)今無(wú)限可能。

　　我們已經(jīng)展示了一種基于Sn的微凸點(diǎn)互連方法，互連間距可降至7μm。這樣的高密度連接可充分利用直通硅過(guò)孔技術(shù)的全部潛力，并使裸片之間或裸片與硅中介層之間的3D互連密度提高16倍以上。

　　這樣可以大大減少HBM I / O接口的SoC面積要求（從6降至1 mm2），并有可能將與HBM存儲(chǔ)器堆棧的互連長(zhǎng)度縮短多達(dá)1 mm。使用混合銅鍵合也可以將芯片直接鍵合到硅上。我們正在開(kāi)發(fā)從芯片到芯片混合鍵合的知識(shí)，以高公差的拾取和放置精度開(kāi)發(fā)出最小3mm間距的管芯到芯片的混合鍵合。

　　隨著SoC變得越來(lái)越異構(gòu)，芯片上的不同功能（邏輯，存儲(chǔ)器，I / O接口，模擬等）不必來(lái)自單一的CMOS技術(shù)。對(duì)不同的子系統(tǒng)使用不同的處理技術(shù)來(lái)優(yōu)化設(shè)計(jì)成本和產(chǎn)量可能會(huì)更有利。這種發(fā)展還可以滿足更多芯片多樣化和定制化的需求。

　　趨勢(shì)4：NAND和DRAM達(dá)到極限。新興的非易失性存儲(chǔ)器正在增加

　　相對(duì)于2019年，預(yù)計(jì)2020年將是存儲(chǔ)器表現(xiàn)“平庸”的一年。到2021年之后，預(yù)計(jì)該市場(chǎng)將再次開(kāi)始增長(zhǎng)。新興的非易失性存儲(chǔ)器市場(chǎng)預(yù)計(jì)將以> 50％的復(fù)合年增長(zhǎng)率增長(zhǎng)，這主要是由對(duì)嵌入式磁性隨機(jī)存取存儲(chǔ)器（MRAM）和獨(dú)立相變存儲(chǔ)器（PCM）的需求驅(qū)動(dòng)的。

　　未來(lái)幾年，NAND存儲(chǔ)將繼續(xù)擴(kuò)展規(guī)模，而不會(huì)造成架構(gòu)上的變化。當(dāng)今最先進(jìn)的NAND產(chǎn)品具有128層存儲(chǔ)功能。

　　3D縮放將繼續(xù)進(jìn)行可能通過(guò)晶圓間鍵合實(shí)現(xiàn)的其他層。Imec通過(guò)開(kāi)發(fā)諸如釕之類的低電阻字線金屬，研究備用存儲(chǔ)器電介質(zhì)堆棧，改善溝道電流并確定控制由于堆疊層數(shù)量增加而產(chǎn)生的應(yīng)力的方法，為該路線圖做出了貢獻(xiàn)。

　　我們還專注于用更先進(jìn)的FinFET器件取代NAND外圍中的平面邏輯晶體管。我們正在探索使用新型纖鋅礦材料替代高端存儲(chǔ)應(yīng)用中的3D NAND的3D鐵電FET（FeFET）。作為傳統(tǒng)3D NAND的替代品，我們正在評(píng)估新型存儲(chǔ)器的可行性。

　　對(duì)于DRAM，單元縮放正在減慢，并且可能需要EUV光刻來(lái)改善圖案化。三星最近宣布生產(chǎn)10nm（1a）級(jí)EUV DRAM。除了探索用于對(duì)關(guān)鍵DRAM結(jié)構(gòu)進(jìn)行圖案化的EUV光刻技術(shù)之外，imec還提供了真正的3D DRAM解決方案的基礎(chǔ)。從存儲(chǔ)陣列放在外圍的頂部開(kāi)始。

　　這種架構(gòu)需要用于陣列晶體管的低熱預(yù)算沉積半導(dǎo)體。這就是低溫IGZO（或銦鎵鋅氧化物）晶體管系列進(jìn)入市場(chǎng)的地方。我們已經(jīng)展示了40nm柵極長(zhǎng)度的IGZO器件，其Ion / Ioff比> 1E12。

　　并且，我們將繼續(xù)使用從頭開(kāi)始的仿真和實(shí)驗(yàn)來(lái)探索替代的低溫半導(dǎo)體，以滿足穩(wěn)定性，遷移率和可靠性的要求。最終的3D DRAM實(shí)現(xiàn)還需要將這些材料沉積在形貌上。

　　這推動(dòng)了對(duì)用于層形成的原子層沉積（ALD）的需求。最后，與NAND一樣，我們著眼于啟用具有高k /金屬柵極結(jié)構(gòu)的基于FinFET的外圍設(shè)備，以替代具有多晶硅柵極的平面晶體管。

　　在嵌入式內(nèi)存領(lǐng)域，人們需要付出巨大的努力來(lái)理解并最終銷毀所謂的內(nèi)存墻：CPU可以從DRAM或基于SRAM的緩存中訪問(wèn)數(shù)據(jù)的速度有多快？如何確保與多個(gè)CPU內(nèi)核訪問(wèn)共享緩存的緩存一致性？有哪些限制速度的瓶頸？如何改善用于獲取數(shù)據(jù)的帶寬和數(shù)據(jù)協(xié)議？

　　Imec部署了系統(tǒng)級(jí)模擬器平臺(tái)S-EAT，以深入了解這些瓶頸。該框架還允許評(píng)估新型存儲(chǔ)器作為SRAM的替代品，以了解各種工作負(fù)載的系統(tǒng)性能。

　　我們正在研究各種磁性隨機(jī)存取存儲(chǔ)器（MRAM），包括自旋傳遞扭矩（STT）-MRAM，自旋軌道扭矩（SOT）-MRAM和壓控磁各向異性（VCMA）-MRAM），以潛在地取代某些傳統(tǒng)的基于L1，L2和L3 SRAM的緩存。

　　這些MRAM存儲(chǔ)器中的每一個(gè)都有其自身的優(yōu)點(diǎn)和挑戰(zhàn)，并且可以通過(guò)提高速度，功耗和/或內(nèi)存密度來(lái)幫助我們克服內(nèi)存瓶頸。為了進(jìn)一步提高密度，我們還積極研究可以與磁性隧道結(jié)集成在一起的選擇器設(shè)備-這些是MRAM器件的核心。

　　趨勢(shì)5：Edge AI

　　未來(lái)5年內(nèi)，邊緣AI預(yù)計(jì)將以100％以上的速度增長(zhǎng)，是芯片行業(yè)最大的趨勢(shì)之一。與基于云的AI相反，推理功能本地嵌入在位于網(wǎng)絡(luò)邊緣的物聯(lián)網(wǎng)（IoT）端點(diǎn)上，例如手機(jī)和智能揚(yáng)聲器。物聯(lián)網(wǎng)設(shè)備與相對(duì)較近的邊緣服務(wù)器進(jìn)行無(wú)線通信。該服務(wù)器決定將哪些數(shù)據(jù)發(fā)送到云服務(wù)器（通常，對(duì)時(shí)間不太敏感的任務(wù)（如重新培訓(xùn)）所需的數(shù)據(jù)）以及在邊緣服務(wù)器上處理哪些數(shù)據(jù)。

　　與基于云的AI需要將數(shù)據(jù)從端點(diǎn)來(lái)回移動(dòng)到云服務(wù)器相比，邊緣AI可以更輕松地解決隱私問(wèn)題。它還具有響應(yīng)速度快和減少云服務(wù)器工作負(fù)載的優(yōu)勢(shì)。想象一下需要基于AI做出決策的自動(dòng)駕駛汽車。由于需要非常迅速地做出決策，因此系統(tǒng)無(wú)法等待數(shù)據(jù)傳輸?shù)椒?wù)器并返回。由于電池供電的IoT設(shè)備通常施加的功率限制，這些IoT設(shè)備中的推理引擎也需要非常節(jié)能。

　　如今，使用快速GPU或ASIC進(jìn)行計(jì)算的邊緣AI芯片（邊緣服務(wù)器內(nèi)部的芯片）可提供每秒1-100兆次運(yùn)算/瓦（Tops / W）的效率，大約每秒1瓦。對(duì)于物聯(lián)網(wǎng)實(shí)施，將需要更高的效率。Imec的目標(biāo)是證明推理效率為10,000 Tops / W。

　　通過(guò)研究模擬內(nèi)存中計(jì)算架構(gòu)，我們正在尋求一種不同的方法。這種方法打破了傳統(tǒng)的馮·諾依曼（Von Neumann）計(jì)算范式，后者基于將數(shù)據(jù)從內(nèi)存發(fā)送到CPU（或GPU）進(jìn)行計(jì)算。

　　借助模擬內(nèi)存中計(jì)算，可以在內(nèi)存框架內(nèi)完成計(jì)算，從而節(jié)省了來(lái)回移動(dòng)數(shù)據(jù)的大量功能。

　　在2019年，我們展示了一個(gè)基于SRAM的模擬內(nèi)存計(jì)算單元（內(nèi)置22nm FD-SOI技術(shù)），可實(shí)現(xiàn)1000Tops / W的效率。為了將這個(gè)數(shù)字進(jìn)一步提高到10,000Tops / W，我們正在研究非易失性存儲(chǔ)器，例如SOT-MRAM，F(xiàn)eFET和基于IGZO的存儲(chǔ)器。