《電子技術應用》
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基于加法树压缩和乘数编码优化的乘法器设计
电子技术应用
王守华1，2，3，4，王明旭1，2，孙希延1，2，3，4
1.桂林电子科技大学广西精密导航技术与应用重点实验室； 2.桂林电子科技大学 信息与通信学院，广西 桂林541004； 3.卫星导航定位与位置服务国家地方联合工程研究中心； 4.南宁桂电电子科技研究院有限公司
摘要： 定点乘法器是现代信号处理常用的运算单元之一，其整体性能直接决定了系统的竞争力。为了乘法器的计算效率，设计了一种新型高能效有符号数乘法器，使用基4-Booth编码，减少了一半的部分积；另外使用直接求相反数的方法代替传统的取反加一求相反数的方法，使得部分积阵列比特数减少且形状规整，易于压缩。提出的3-2压缩器和半加器相混合的新型树型压缩结构硬件资源开销优化明显，对比现有的乘法器异或门数量下降了14%，二选一选择器数量下降了31%，总面积减少了50%，计算效率大大提高。
中圖分類號：TN402 文獻標志碼：A DOI: 10.16157/j.issn.0258-7998.244971
中文引用格式： 王守華，王明旭，孫希延. 基于加法樹壓縮和乘數(shù)編碼優(yōu)化的乘法器設計[J]. 電子技術應用，2024，50(9)：73-76.
英文引用格式： Wang Shouhua，Wang Mingxu，Sun Xiyan. A multiplier design based on additive tree compression and multiplier encoding optimization[J]. Application of Electronic Technique，2024，50(9)：73-76.
A multiplier design based on additive tree compression and multiplier encoding optimization
Wang Shouhua1，2，3，4，Wang Mingxu1，2，Sun Xiyan1，2，3，4
1.Guangxi Key Laboratory of Precision Navigation Technology and Application，Guilin University of Electronic Technology；2.Information and Communicaiton School， Guilin University of Electronic Technology；3.National & Local Joint Engineering Research Center of Satellite Navigation Positioning and Location Service；4.GUET-Nanning E-Tech Research Institute Co.， Ltd.
Abstract： The fixed-point multiplier is one of the commonly used computing units in modern signal processing, and its overall performance directly determines the competitiveness of the system. In order to improve the computational efficiency of the multiplier, a new type of energy-efficient signed number multiplier is designed, which uses the radix-4 booth encoder to reduce the partial product by half, and uses the method of directly finding the opposite number instead of the traditional method of taking the inverse plus one to find the opposite number, so that the number of bits of the partial product array is reduced, the shape is regular, and it is easy to compress. The new tree compression structure with a mixture of 3-2 compressor and half adder proposed in this paper has obvious optimization of hardware resource overhead. Compared with the existing multiplier XOR(Exclusive-OR) gate, the number of XOR gates is reduced by 14%, the number of selectors is reduced by 31%, the total area is reduced by 50%, and the computational efficiency is greatly improved.
Key words : multiplier；radix-4 booth encoder；3-2 compressor；efficiency

引言

定點乘法器是現(xiàn)代信號處理常用的運算單元之一，其整體性能直接決定了系統(tǒng)的競爭力。通常乘法器包含三個基本運算：部分積的產(chǎn)生、部分積的壓縮以及對壓縮結(jié)果進行求和。在進行最終求和之前，可以采用不同的壓縮方法將所有部分積壓縮成兩個部分積，最后采用超前進位加法器CLA求出最終結(jié)果。前人對乘法器做了很多優(yōu)化，其中較為常見的是乘數(shù)編碼[1]和Wallace樹壓縮[2]。

乘數(shù)編碼的目的是減少部分積的個數(shù)并降低加法樹的深度，減少硬件資源使用。加法樹壓縮的目的是加快加法樹的化簡過程，減少硬件資源使用，通過使用3-2壓縮器、4-2壓縮器或者7-3壓縮器[3-6]等新型壓縮器來降低乘法器的能耗。兩種方法的目的都是為了優(yōu)化乘法器的實現(xiàn)過程，縮短關鍵路徑，降低資源消耗。但是單一地使用乘數(shù)編碼和加法樹壓縮中的任意一種并不能讓乘法器的硬件資源消耗和最大延時達到最優(yōu)，因此本文提出了一種乘數(shù)編碼和加法樹壓縮結(jié)合的方法來優(yōu)化乘法器。

但是評判一個定點乘法器實現(xiàn)的優(yōu)劣[7]，除了運算結(jié)果必須正確，還需要評估以下指標：(1)硬件資源消耗[8]，硬件資源越少，乘法器的成本越低；(2)最大延時,從乘法器的輸入數(shù)據(jù)到輸出數(shù)據(jù)中，最長的計算路徑定義為關鍵路徑[9]，其長度定義為最大延時；(3)關鍵路徑的長度，決定了一次乘法操作的所需時間，關鍵路徑越短，乘法器的工作速率越快，性能競爭力越強。

本文提出了一種新型3-2 壓縮器和半加器相混合樹型壓縮結(jié)構(gòu)乘法器設計，減少了部分積數(shù)目并降低了資源消耗，消除了傳統(tǒng)方法中的“加一”補償位，而且使得部分積陣列規(guī)整易于壓縮，從而降低了乘法器關鍵路徑延時和能耗[10]。


本文詳細內(nèi)容請下載：

http://m.ihrv.cn/resource/share/2000006145


作者信息：

王守華1，2，3，4，王明旭1，2，孫希延1，2，3，4

（1.桂林電子科技大學廣西精密導航技術與應用重點實驗室，廣西 桂林541004；

2.桂林電子科技大學 信息與通信學院，廣西 桂林541004；

3.衛(wèi)星導航定位與位置服務國家地方聯(lián)合工程研究中心，廣西 桂林541004；

4.南寧桂電電子科技研究院有限公司，廣西 南寧530031）


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