隨著人工智能（AI）、高性能計(jì)算（HPC）以及大規(guī)模數(shù)據(jù)中心架構(gòu)對(duì)計(jì)算能力的渴求達(dá)到前所未有的高度，半導(dǎo)體產(chǎn)業(yè)正加速向“小芯片”（Chiplet）設(shè)計(jì)轉(zhuǎn)型。

EDA大廠Cadence近日正式宣布，其第三代通用小芯片互連（Universal Chiplet Interconnect Express, UCIe）IP 解決方案已成功于臺(tái)積電的N3P 先進(jìn)制程技術(shù)上完成投片（Tapeout）。這項(xiàng)里程碑不僅標(biāo)志著每通道速度達(dá)到業(yè)界領(lǐng)先的64 Gbps，更為下一波AI 創(chuàng)新奠定了堅(jiān)實(shí)的硬件基礎(chǔ)。

因應(yīng)3nm挑戰(zhàn)：優(yōu)化PPA與性能平衡

Cadence表示，當(dāng)半導(dǎo)體制程演進(jìn)至3nm及更先進(jìn)節(jié)點(diǎn)時(shí)，系統(tǒng)單芯片（SoC）設(shè)計(jì)人員面臨著極其嚴(yán)苛的挑戰(zhàn)。包括如何在確保高速且可靠的“芯片對(duì)芯片”（Die-to-Die）通訊之余，同時(shí)平衡功耗、效能與面積（PPA）。

對(duì)此，Cadence 的UCIe IP 解決方案正是為了正面回應(yīng)這些挑戰(zhàn)而設(shè)計(jì)。該方案完全符合UCIe 規(guī)范，并充分利用了臺(tái)積電N3P 制程的創(chuàng)新技術(shù)。透過這種結(jié)合，該解決方案展現(xiàn)了卓越的功耗效率，使客戶能夠在不犧牲效能的前提下，達(dá)成極具挑戰(zhàn)性的能源預(yù)算目標(biāo)。在復(fù)雜的多芯片系統(tǒng)中，這種高效能與低功耗的結(jié)合是確保系統(tǒng)長(zhǎng)期穩(wěn)定運(yùn)作的關(guān)鍵。

技術(shù)深度的躍進(jìn)：64 Gbps 頻寬與超高密度

Cadence指出，此次投片的第三代解決方案在互連技術(shù)上實(shí)現(xiàn)了重大進(jìn)步。支持每通道高達(dá)64 Gbps 的傳輸速率，讓設(shè)計(jì)人員能夠?qū)崿F(xiàn)超高頻寬密度，進(jìn)而解鎖可擴(kuò)展小晶片架構(gòu)的新可能。

Cadence強(qiáng)調(diào)，該解決方案在不同封裝模式下均表現(xiàn)出驚人的性能：

? 在標(biāo)準(zhǔn)封裝（Standard Package）中，頻寬密度達(dá)到3.6 Tbps/mm。
? 在先進(jìn)封裝（Advanced Package）中，頻寬密度更是飆升至21.08 Tbps/mm。

這種針對(duì)AI 和HPC 應(yīng)用優(yōu)化的架構(gòu)，整合了同類產(chǎn)品中最佳的PPA 指標(biāo)，為AI 加速器、網(wǎng)路設(shè)備及先進(jìn)資料中心系統(tǒng)提供了強(qiáng)大的支援。

高度靈活的整合與多協(xié)議支持

為了縮短客戶的產(chǎn)品上市時(shí)間并降低整合門檻，Cadence 的UCIe IP 提供了極高的靈活性。它能與多種主流介面協(xié)定無縫銜接，包括AXI、CXS.B、CHI-C2C、PCIe 以及CXL.io。這種多協(xié)議的支持，結(jié)合高速物理層（PHY）的完整IP 子系統(tǒng)，使得該方案能迅速整合至各類平臺(tái)中。此外，該架構(gòu)設(shè)計(jì)強(qiáng)調(diào)跨供應(yīng)商小芯片生態(tài)系統(tǒng)的互操作性（Interoperability），確保在異構(gòu)多芯片環(huán)境中依然能穩(wěn)定運(yùn)作。

其中，在硬件層面，Cadence 導(dǎo)入了先進(jìn)的錯(cuò)誤修正（ECC）、通道邊際測(cè)試（Lane Margining）以及診斷功能，以確保在苛刻的運(yùn)算環(huán)境下維持高度可靠性。值得注意的是，該方案具備自我校準(zhǔn)（Self-calibrating）能力與基于硬件的啟動(dòng)機(jī)制（Hardware-based bring-up）。這項(xiàng)技術(shù)突破消出了對(duì)韌體干預(yù)的需求，不僅能達(dá)到快速的系統(tǒng)初始化，更簡(jiǎn)化了整體設(shè)定流程。搭配整合了鎖相環(huán)（PLL）的精簡(jiǎn)時(shí)鐘方案，該系統(tǒng)在面對(duì)電壓與溫度波動(dòng)時(shí)展現(xiàn)出強(qiáng)大的韌性，讓設(shè)計(jì)師能將精力集中于核心邏輯開發(fā)。

深耕與布局：從2018 到2024 的演進(jìn)

事實(shí)上，Cadence 在芯片對(duì)芯片互聯(lián)接口領(lǐng)域的領(lǐng)先地位并非偶然。 Cadence硅解決方案事業(yè)部行銷副總裁Arif Khan 指出，公司早在2018 年便完成了首次芯片對(duì)芯片接口IP的投片。而隨著產(chǎn)業(yè)趨勢(shì)轉(zhuǎn)向，Cadence 于2022 年開始轉(zhuǎn)向UCIe 標(biāo)準(zhǔn)，并在過去兩年中廣泛展示了其第一代與第二代UCIe 解決方案的硅驗(yàn)證成果。

Arif Khan 表示，鑒于AI 與HPC 應(yīng)用對(duì)吞吐量和效率近乎無止境的需求，我們非常自豪能推出達(dá)成64G 速度的第三代UCIe IP。通過與長(zhǎng)期合作伙伴臺(tái)積電的協(xié)作，我們正為共同客戶提供高品質(zhì)且高效的解決方案。

隨著64 Gbps UCIe IP 的成功投片，半導(dǎo)體產(chǎn)業(yè)朝著“即插即用”的小芯片生態(tài)系又邁進(jìn)了一大步。這種技術(shù)不僅解決了單一大型芯片（Monolithic SoC）在制造良率與面積上的限制，更通過異構(gòu)整合，讓不同功能的信片能以最優(yōu)路徑進(jìn)行溝通。這項(xiàng)由Cadence 與臺(tái)積電共同推動(dòng)的技術(shù)創(chuàng)新，無疑將成為未來幾年AI服務(wù)器與超級(jí)電腦研發(fā)的核心驅(qū)動(dòng)力。