基于MPSoC的以太網(wǎng)接口設(shè)計與實(shí)現(xiàn)

研究了以太網(wǎng)在多核系統(tǒng)中的數(shù)據(jù)通訊，設(shè)計了以太網(wǎng)IP核到MPSoC網(wǎng)絡(luò)資源的硬件接口。闡述了設(shè)計中各模塊的實(shí)現(xiàn)功能和設(shè)計方法，通過仿真和FPGA驗證結(jié)果表明，以太網(wǎng)接口數(shù)據(jù)通訊具有實(shí)時和高吞吐率。實(shí)現(xiàn)了多核系統(tǒng)與網(wǎng)絡(luò)數(shù)據(jù)的信息傳遞，硬件設(shè)計結(jié)構(gòu)簡單、性能穩(wěn)定可靠。

發(fā)表于：3/15/2012

Cypress CY3280－22x45通用CapSense控制器開發(fā)方案

Cypress公司的CY3280－22x45汽車級PSoC可編程片上系統(tǒng),包含多個可配置的模擬和數(shù)字邏輯模塊，以及可編程互連。PSoC采用功能強(qiáng)大的哈佛架構(gòu)處理器,M8C處理器速度高達(dá)24MHz,8x8乘法器,32位累加器,可使用戶能夠根據(jù)每個應(yīng)用的要求，來創(chuàng)建定制的外設(shè)配置,具有廣泛的應(yīng)用。本文介紹了CY3280－22x45主要特性,方框圖以及通用CapSense控制器開發(fā)套件主要特性,電路圖,材料清單,PCB布局圖和元件分布圖.

發(fā)表于：3/15/2012

基于FPGA的數(shù)字秒表設(shè)計與仿真

數(shù)字集成電路作為當(dāng)今信息時代的基石，不僅在信息處理、工業(yè)控制等生產(chǎn)領(lǐng)域得到普及應(yīng)用，并且在人們的日常生活中也是隨處可見，極大的改變了人們的生活方式。面對如此巨大的市場，要求數(shù)字集成電路的設(shè)計周期盡可能短、實(shí)驗成本盡可能低，最好能在實(shí)驗室直接驗證設(shè)計的準(zhǔn)確性和可行性，因而出現(xiàn)了現(xiàn)場可編程邏輯門陣列FPGA。

發(fā)表于：3/15/2012

基于DSP與CPLD的輸電線路局部氣象監(jiān)測裝置系統(tǒng)

輸電線路的狀態(tài)直接決定著整個電網(wǎng)的安全穩(wěn)定運(yùn)行，輸電線路微氣象參數(shù)的實(shí)時監(jiān)測能夠為電網(wǎng)正常調(diào)度、以及自然災(zāi)害預(yù)測和控制提供必要的現(xiàn)場信息。輸電線路是電力系統(tǒng)的關(guān)鍵元件之一。為了安全、穩(wěn)定地運(yùn)行，調(diào)度系統(tǒng)往往會收集輸電線路的電氣參數(shù)和運(yùn)行工況參數(shù)(如輸電線的型號、排列方式，以及其上的潮流分布信息等)，并進(jìn)行適當(dāng)?shù)目刂啤?/a>

FPGA大型設(shè)計應(yīng)用的多時鐘設(shè)計策略闡述

利用FPGA實(shí)現(xiàn)大型設(shè)計時，可能需要FPGA具有以多個時鐘運(yùn)行的多重數(shù)據(jù)通路，這種多時鐘FPGA設(shè)計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘設(shè)計和時鐘/數(shù)據(jù)關(guān)系。設(shè)計過程中最重要的一步是確定要用多少個不同的時鐘，以及如何進(jìn)行布線，本文將對這些設(shè)計策略深入闡述。

發(fā)表于：3/15/2012

基于DSP和CPLD的低壓斷路器智能控制器的設(shè)計

本文詳細(xì)敘述了智能控制器系統(tǒng)各組成部分的設(shè)計過程，并給出了具體的電路圖。通過軟件與硬件系統(tǒng)測試表明，該智能控制器能夠較好地完成信號采集、無線通信和線路通斷控制功能。在后續(xù)的研究中，可采用嵌入式實(shí)時多任務(wù)操作系統(tǒng)μC／OS-Ⅱ作為系統(tǒng)軟件平臺，實(shí)現(xiàn)μC／OS-Ⅱ在F2812上的移植。

發(fā)表于：3/15/2012

FPGA仿真方法介紹及其仿真程序設(shè)計

交互式仿真方法：利用EDA工具的仿真器進(jìn)行仿真，使用方便，但輸入輸出不便于記錄規(guī)檔，當(dāng)輸入量較多時不便于觀察和比較。測試平臺法：為設(shè)計模塊專門設(shè)計的仿真程序，可以實(shí)現(xiàn)對被測模塊自動輸入測試矢量，并通過波形輸出文件記錄輸出，便于將仿真結(jié)果記錄歸檔和比較。

發(fā)表于：3/15/2012

基于FPGA的智能控制器設(shè)計及測試方法

由于FPGA在智能控制器方面的大量使用，設(shè)計后的測試便成了設(shè)計者在開發(fā)過程中必須重點(diǎn)考慮的問題，同時，一種好的測試方法不僅能及早發(fā)現(xiàn)設(shè)計中存在的問題，而且能提高設(shè)計的可靠性。目前基于VHDL描述的智能控制器測試一般是通過開環(huán)時序仿真來驗證其邏輯設(shè)計的正確性，而對于一些輸入激勵信號不固定或比較多的智能控制器來說，開環(huán)時序仿真并不能確切模擬控制器的激勵輸入信號。由此，本文在開環(huán)時序仿真的基礎(chǔ)上提出一種基于QuartusII、DSP Builder和Modelsim的閉環(huán)時序仿真測試方法，并借助于某一特定智能控制器的設(shè)計對該閉環(huán)測試方法進(jìn)行了較為深入的研究。

發(fā)表于：3/14/2012

基于ASIC+FPGA的IPv6路由器PoS接口設(shè)計

提出IPv6路由器PoS接口的設(shè)計原則，給出基于PMC公司的PM5380型8×155Mbit/s電路和Xilinx公司VIRTEX-II PRO型大規(guī)?？删幊唐骷?55Mbit/s PoS接口硬件設(shè)計與實(shí)現(xiàn)方案，并對其中關(guān)鍵的FPGA設(shè)計技術(shù)做了描述。

發(fā)表于：3/14/2012

基于FPGA的HDLC轉(zhuǎn)E1傳輸控制器的實(shí)現(xiàn)

通過對FPGA進(jìn)行VHDL編程，實(shí)現(xiàn)了將速率為N×64Kbps (N=1~124)的HDLC數(shù)據(jù)按比特分接至M路(M=1~4)E1信道中傳輸,并充分利用E1奇幀的TS0時隙,為用戶提供12Kbps的同步數(shù)據(jù)傳輸通道,而且允許各路E1有64ms的時延。本文設(shè)計的HDLC轉(zhuǎn)E1傳輸控制器也可以作為其它協(xié)議轉(zhuǎn)換器的一個過渡橋梁。例如可以將10Base-T的以太網(wǎng)信號，先經(jīng)過以太網(wǎng)轉(zhuǎn)HDLC協(xié)議控制器(如ADMtek公司生產(chǎn)的ADM6993芯片)，然后通過HDLC轉(zhuǎn)E1傳輸控制器，從而實(shí)現(xiàn)了Ethernet over TDM的功能。

發(fā)表于：3/14/2012