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銀湖資本完成對(duì)Altera的51%股權(quán)收購

銀湖資本完成對(duì)Altera的51%股權(quán)收購

北京時(shí)間9月15日晚間，全球 FPGA 創(chuàng)新技術(shù)領(lǐng)導(dǎo)者 Altera 宣布，全球技術(shù)投資巨頭銀湖資本（Silver Lake）已完成對(duì) Altera 51% 股權(quán)的收購，該股權(quán)原由英特爾公司持有。同時(shí)，英特爾將保留 Altera 49% 的股權(quán)，此舉也彰顯了雙方對(duì) Altera 未來良好發(fā)展充滿信心。

利用SignalTap II邏輯分析儀調(diào)試FPGA

伴隨著EDA工具的快速發(fā)展，一種新的調(diào)試工具Quartus II 中的SignalTap II 滿足了FPGA開發(fā)中硬件調(diào)試的要求，它具有無干擾、便于升級(jí)、使用簡單、價(jià)格低廉等特點(diǎn)。本文將介紹SignalTap II邏輯分析儀的主要特點(diǎn)和使用流程，并以一個(gè)實(shí)例介紹該分析儀具體的操作方法和步驟。

發(fā)表于：3/14/2012

FPGA在大幅面高速彩色噴繪機(jī)噴頭接口中的應(yīng)用

研究了基于FPGA的同步FIFO和移位寄存器，利用同步FIFO作為大幅面高速彩色噴繪機(jī)噴頭與上位機(jī)之間數(shù)據(jù)傳輸以及接口數(shù)據(jù)傳輸?shù)木彺婺K。該設(shè)計(jì)在保證數(shù)據(jù)傳輸實(shí)時(shí)性的前提下，解決了噴頭和上位機(jī)像素?cái)?shù)據(jù)格式方向不一致的問題，并消除了部分?jǐn)?shù)據(jù)冗余。

發(fā)表于：3/13/2012

直擴(kuò)OQPSK系統(tǒng)載波跟蹤的設(shè)計(jì)及FPGA實(shí)現(xiàn)

載波同步是無線通信系統(tǒng)中一個(gè)重要的實(shí)際問題，是基帶信號(hào)處理的關(guān)鍵技術(shù)。導(dǎo)致載波頻率及相位不確定性的主要因素有：一是頻率源的漂移會(huì)引起載波頻率的漂移；二是電波傳輸?shù)臅r(shí)延會(huì)產(chǎn)生載波相位的偏移；三是多普勒頻移，即在發(fā)射機(jī)和接收機(jī)產(chǎn)生相對(duì)移動(dòng)時(shí)，會(huì)產(chǎn)生多普勒頻移，從而導(dǎo)致載波頻率的偏移；四是多徑效應(yīng)，即信號(hào)在傳輸過程中由于多路徑(發(fā)射、折射1傳播引起多徑效應(yīng)，從而帶來載波頻率和相位的延遲。

發(fā)表于：3/12/2012

基于IP集成的RS碼+DQPSK系統(tǒng)設(shè)計(jì)

綜上所述，基于IP系統(tǒng)集成的最大優(yōu)點(diǎn)是：相對(duì)于純軟件方法：可以更好的解決速度、實(shí)時(shí)性和并行性問題，便于系統(tǒng)的開發(fā)。相對(duì)于純硬件方法：有著靈活性和開發(fā)周期短的優(yōu)勢明顯。測試方面：通過軟件模擬和硬件仿真相結(jié)合的方法驗(yàn)證系統(tǒng)，有較強(qiáng)的綜合性。

發(fā)表于：3/12/2012

基于FPGA的嵌入式智能管理系統(tǒng)

具體介紹了嵌入式系統(tǒng)智能管理方面的相關(guān)內(nèi)容，建立了一種基于FPGA的嵌入式智能管理系統(tǒng)的框架結(jié)構(gòu)。此外，分析并實(shí)現(xiàn)了系統(tǒng)各項(xiàng)基本的智能功能，這對(duì)提高系統(tǒng)整體性能有著很大的幫助。

發(fā)表于：3/12/2012

采用CPLD增強(qiáng)單片機(jī)P89C669外部設(shè)備擴(kuò)展能力

目前的單片系統(tǒng)越來越復(fù)雜，擴(kuò)展的外部設(shè)備也更多，如果能充分利用P89C669的豐富的線性地址資源，將能大大增強(qiáng)系統(tǒng)能力。在一個(gè)嵌入式系統(tǒng)開發(fā)中，筆者采用ALTERA公司的CPLD芯片EPM7032利用這款單片機(jī)的線性地址擴(kuò)展了豐富的外部設(shè)備資源。

發(fā)表于：3/10/2012

基于FPGA的高階QAM調(diào)制器的實(shí)現(xiàn)

多電平正交幅度調(diào)制MQAM(Multilevel QuadratureAmplitude Modulation)是一種振幅和相位相結(jié)合的高階調(diào)制方式，具有較高的頻帶利用率和較好的功率利用率。

發(fā)表于：3/9/2012

基于CPLD的卷積碼編解碼器的設(shè)計(jì)

本文闡述了卷積碼編解碼器的工作原理，利用CPLD器件，設(shè)計(jì)出了（2，1，6）卷積碼編解碼器。本文作者創(chuàng)新點(diǎn)是利用了EDA技術(shù)中的MAX+PLUS2作為開發(fā)工具，將設(shè)計(jì)的電路圖綜合成網(wǎng)表文件寫入其中，制成ASIC芯片，突出優(yōu)點(diǎn)是可反復(fù)編程，集成度非常高，數(shù)據(jù)速率快，自頂向下設(shè)計(jì)，查找和修改錯(cuò)誤方便，同時(shí)先仿真，正確后再下載測試并應(yīng)用，因而具有較大的靈活性；根據(jù)本文提出的設(shè)計(jì)思路，可方便的設(shè)計(jì)其它卷積碼編解碼器，有廣闊的應(yīng)用前景。

發(fā)表于：3/9/2012

用CPLD實(shí)現(xiàn)DSP與PLX9054之間的連接

CPLD為設(shè)計(jì)任務(wù)從最簡單的PAL綜合設(shè)計(jì)到先進(jìn)的實(shí)時(shí)硬件現(xiàn)場升級(jí)提供了全套的解決方法。本文討論如何使用Xilinx公司的CPLD器件XC9500LV實(shí)現(xiàn)PLX9054的局部總線 (local bus)和DSP的HPI口之間的實(shí)時(shí)通信。采用這種設(shè)計(jì)可以以單字或DMA方式完成主機(jī)與DSP之間的高速數(shù)據(jù)傳輸，傳輸速率達(dá)到16Mb/s?？梢詰?yīng)用于實(shí)時(shí)的圖形、圖像及動(dòng)畫處理場合。

發(fā)表于：3/9/2012

基于FPGA的UPFC控制器IP設(shè)計(jì)

本文利用Altera公司的Quartus開發(fā)工具設(shè)計(jì)了一個(gè)基于Avalon總線接口的UPFC控制器IP核，以便于和NiosII組成一個(gè)完整的控制系統(tǒng)。

發(fā)表于：3/8/2012