頭條 基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn) 為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。 最新資訊 基于FPGA的電子穩(wěn)像系統(tǒng)的設(shè)計 電子攝像系統(tǒng)已廣泛應(yīng)用于軍用及民用測繪系統(tǒng)中，但是效果受到其載體不同時刻姿態(tài)變化或震動的影響。當(dāng)工作環(huán)境比較惡劣，尤其是在航空或野外操作時，支撐攝像機平臺的震動會引起圖像畫面的抖動，令觀察者視覺疲勞，從面產(chǎn)生漏警和虛警。所以在運行中，如何穩(wěn)像成為十分重要的問題，特別是在長焦距、高分辨力的監(jiān)視跟蹤系統(tǒng)中更加突出。具璞蒿、實性性強、體積小巧等特點，得到更廣泛的應(yīng)用。 發(fā)表于：2/24/2011 CPLD在發(fā)射機控制保護系統(tǒng)中的應(yīng)用 新技術(shù)的發(fā)展使發(fā)射機控制保護電路的技術(shù)不斷進步，CPLD在實現(xiàn)控制保護電路功能方面有其獨到的優(yōu)勢，在國外這種模塊化的控制保護電路已經(jīng)很普遍，跟上國際先進技術(shù)應(yīng)是我們努力的方向。 發(fā)表于：2/24/2011 基于MAX7000系列CPLD的數(shù)據(jù)采集系統(tǒng) CPLD是復(fù)雜的PLD，專指那些集成規(guī)模大于1000門以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成，具有門電路集成度高、可配置為多種輸入輸出形式、多時鐘驅(qū)動、內(nèi)含ROM或FLASH(部分支持在系統(tǒng)編程)、可加密、低電壓、低功耗以及支持混合編程技術(shù)等突出特點。而且CPLD的邏輯單元功能強大，一般的邏輯在單元內(nèi)均可實現(xiàn)，因而其互連關(guān)系簡單，電路的延時就是單元本身和集總總線的延時(通常在數(shù)納秒至十?dāng)?shù)納秒)，并且可以預(yù)測。所以CPLD比較適合于邏輯復(fù)雜、輸入變量多但對觸發(fā)器的需求量相對較少的邏輯型系統(tǒng)。MAX7000系列產(chǎn)品與高速數(shù)據(jù)采集系統(tǒng)的要求相符，十分適合于高速設(shè)計。由MAX7000系列CPLD設(shè)計的高速數(shù)據(jù)采集系統(tǒng)已經(jīng)應(yīng)用在電力系統(tǒng)某精確故障定位系統(tǒng)中。1高速數(shù)據(jù)采集系統(tǒng)的硬件結(jié)構(gòu)對于一般的高速數(shù)據(jù)采集系統(tǒng)而言，除了采用高速的A/D轉(zhuǎn)換器、高速存儲器等高速器件之外，還要解決如何高速尋址、如何控制總線邏輯、如何進行高速存儲以及如何方便地與PC機交換數(shù)據(jù)等問題。這些問題都是設(shè)計一個高速數(shù)據(jù)采集系統(tǒng)所要共同面對的問題。兼顧這些共性問題，筆者設(shè)計了一套以精確故障定位為目的的高速數(shù)據(jù)采集系統(tǒng)。 發(fā)表于：2/24/2011 如何在POWERPCB中隱藏一部分PIN腳 由于一些板，尤其是U盤等面積很小的板，F(xiàn)LASH中只使用了為數(shù)不多的幾個PIN，為了可以讓其它PIN下面可以走線，增加GND網(wǎng)絡(luò)的面積，所以實際操作中要隱藏一些PIN。這需要如何操作呢？ 發(fā)表于：2/23/2011 2011 FPGA行業(yè)誰最給力？ 2010已成為歷史。Altera和Xilinx都宣布在2011年第一季度推出28nm FPGA，Archronix宣布在2011年第四季度推出22nm FPGA。也許，2011年末甚至2012年，Xilinx與Altera的28nm產(chǎn)品面對的是整整領(lǐng)先自己一代的Achronix 22nm產(chǎn)品，兩家也只有盡快推出穩(wěn)定的28nm產(chǎn)品，才能奪得市場先機。2011年，究竟誰最給力，讓我們拭目以待！ 發(fā)表于：2/21/2011 基于FPGA和DDS的壓電陶瓷驅(qū)動器驅(qū)動電源設(shè)計 針對壓電驅(qū)動微動平臺開發(fā)了一種快響應(yīng)動態(tài)電源。以FPGA內(nèi)建DDS作為驅(qū)動電源控制器及信號發(fā)生器，基于集成高壓運放設(shè)計了帶補償校正網(wǎng)絡(luò)的橋式功率放大器，并進行了理論分析、仿真與實驗研究。測試結(jié)果表明，該設(shè)計滿足了精密定位系統(tǒng)穩(wěn)定性、快速性及高精密的驅(qū)動要求。 發(fā)表于：2/21/2011 基于FPGA的信號小波實時處理方法 根據(jù)小波去噪的原理及特點，提出了用 FPGA實現(xiàn)小波實時信號處理的方法。實驗結(jié)果證明采用FPGA實現(xiàn)小波信號處理能在低信噪比的情況下有效去除噪聲，同時能夠滿足信號處理系統(tǒng)的實時性要求。 發(fā)表于：2/21/2011 星載FPGA混合時鐘域設(shè)計 設(shè)計了以XC2V3000為核心處理芯片的星載FPGA系統(tǒng)的涵蓋高速、中速、低速和甚低速的混合時鐘域，對混合時鐘域可靠性設(shè)計中的關(guān)鍵問題，如資源降額、時序冗余、布局布線等，做了深入研究，提出了基于全局時鐘網(wǎng)絡(luò)、時鐘鑒相、FIFO緩沖的多時鐘同步設(shè)計解決方案，并在實際工程中驗證了方案的可行性和可靠性。 發(fā)表于：2/21/2011 適合便攜應(yīng)用的集成EMI濾波及ESD保護方案 如今的手機等便攜設(shè)備的尺寸日趨小巧纖薄，同時又在集成越來越多的新功能或新特性，如大尺寸顯示屏、高分辨率相機模塊、高速數(shù)據(jù)接口、互聯(lián)網(wǎng)接入、電視接收等，讓便攜設(shè)備的數(shù)據(jù)率及時鐘頻率越來越高。 發(fā)表于：2/21/2011 一種基于PLL的測試測量時鐘恢復(fù)方案 不管是放到測試設(shè)置中，還是作為被測設(shè)備的一部分，時鐘恢復(fù)都在進行準(zhǔn)確的測試測量時發(fā)揮著重要作用。由于... 發(fā)表于：2/21/2011 ?…428429430431432433434435436437…?
