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銀湖資本完成對Altera的51%股權(quán)收購

銀湖資本完成對Altera的51%股權(quán)收購

北京時間9月15日晚間，全球 FPGA 創(chuàng)新技術(shù)領(lǐng)導(dǎo)者 Altera 宣布，全球技術(shù)投資巨頭銀湖資本（Silver Lake）已完成對 Altera 51% 股權(quán)的收購，該股權(quán)原由英特爾公司持有。同時，英特爾將保留 Altera 49% 的股權(quán)，此舉也彰顯了雙方對 Altera 未來良好發(fā)展充滿信心。

基于FPGA的線陣CCD驅(qū)動時序發(fā)生器設(shè)計(jì)

在分析TOSHIBA公司的TCD1702C型線陣CCD驅(qū)動時序關(guān)系的基礎(chǔ)上，結(jié)合現(xiàn)場可編程門陣列FPGA器件和VHDL硬件描述語言，采用Quartus Ⅱ 3.0軟件平臺與仿真環(huán)境，設(shè)計(jì)了可調(diào)節(jié)曝光時間的CCD驅(qū)動時序發(fā)生器，并闡述了其邏輯設(shè)計(jì)原理。

發(fā)表于：11/27/2009

風(fēng)標(biāo)電子Flasher ARM簡介

Flasher ARM 主要是為了針對微處理器片上或是外部Flash和ARM內(nèi)核的編程工具。為燒寫Flash目標(biāo)而設(shè)計(jì)了J-Flash 和 Stan-alone。另外Flasher ARM具有所有J-Link的功能。Flasher ARM是通過USB或是RS232串口連接PC?？蛇\(yùn)行在Microsoft Windows 2000, Windows XP, Windows 2003 or Windows Vista，內(nèi)嵌入標(biāo)準(zhǔn)的20-pin JTAG連接器。

發(fā)表于：11/26/2009

Spansion MirrorBit® 閃存現(xiàn)可作為經(jīng)Xilinx Spartan®-6 FPGA驗(yàn)證的配置解決方案提供

Spansion公司今天宣布：其MirrorBit® 閃存現(xiàn)已可作為經(jīng)賽靈思（Xilinx）Spartan®-6 FPGA系列驗(yàn)證的配置解決方案提供。Spansion提供了一個MirrorBit Multi-I/O閃存附加模塊，它與賽靈思的Spartan-6評估和開發(fā)工具兼容，使得設(shè)計(jì)人員能夠便捷地評估和測試各種配置選項(xiàng)。這些組合的解決方案可以通過Avnet Electronics Marketing獲取，可用于開發(fā)一系列消費(fèi)類、信息娛樂、視頻和其它對成本和功耗敏感的應(yīng)用。

發(fā)表于：11/25/2009

基于SoPC的實(shí)時邊緣檢測系統(tǒng)研究

一種基于SoPC嵌入式單片解決方案的實(shí)時邊緣檢測系統(tǒng)，利用FPGA片上邏輯資源實(shí)現(xiàn)了對640×512大小的動態(tài)8 bit灰度圖像的實(shí)時邊緣檢測運(yùn)算，并利用片內(nèi)NiosⅡ處理器對系統(tǒng)進(jìn)行控制。分析了系統(tǒng)組成、工作原理、性能數(shù)據(jù)處理算法及實(shí)現(xiàn)過程。

發(fā)表于：11/24/2009

基于XPLD的便攜式數(shù)字顯微鏡設(shè)計(jì)

分析了目前市面上常見的數(shù)字顯微鏡設(shè)計(jì)方案的利弊，提出在嵌入式平臺上設(shè)計(jì)數(shù)字顯微鏡具有成本和性能優(yōu)勢。詳細(xì)闡述了利用XPLD芯片配合大容量的DDR SDRAM實(shí)現(xiàn)數(shù)字顯微鏡的方案。具體分析了設(shè)計(jì)中通過定制DDR控制器解決大容量存儲器和建立隨機(jī)存儲緩沖區(qū)的方法。

發(fā)表于：11/23/2009

基于SoPC的視頻監(jiān)視器千兆網(wǎng)顯示接口設(shè)計(jì)

應(yīng)用SoPC和千兆以太網(wǎng)技術(shù)設(shè)計(jì)實(shí)現(xiàn)了視頻監(jiān)視器的千兆網(wǎng)顯示接口。通過該接口視頻監(jiān)視器可以完成數(shù)字視頻信號的遠(yuǎn)程接收和顯示。該設(shè)計(jì)利用Altera SoPC解決方案，將主要模塊集成在一片F(xiàn)PGA上，可以快速構(gòu)建千兆以太網(wǎng)系統(tǒng)，提高系統(tǒng)的集成度與穩(wěn)定性。在數(shù)字遠(yuǎn)程視頻傳輸上，該設(shè)計(jì)充分利用了千兆網(wǎng)的特性，對比其他數(shù)字視頻傳輸方法，具有高速率、低成本以及分組數(shù)據(jù)的優(yōu)勢。

發(fā)表于：11/19/2009

基于FPGA的單邊帶調(diào)制解調(diào)系統(tǒng)

單邊帶通信是目前應(yīng)用比較廣泛并具有占用較窄頻帶特點(diǎn)的一種通信方法。本文著重介紹單邊帶調(diào)制解調(diào)技術(shù)，采用DSP Builder設(shè)計(jì)流程，結(jié)合Modelsim對Signal Compiler生成的test bench文件進(jìn)行仿真，在QuartusII環(huán)境下編譯生成VHDL語言，組建工程，下載至硬件，利用Signal Tap II Logic Analyzer觀察硬件輸出波形。

發(fā)表于：11/19/2009

Altera 推出業(yè)界首款串行 RapidIO 2.1 IP 解決方案

Altera 公司 (NASDAQ: ALTR) 今天宣布推出業(yè)界首款支持 RapidIO® 2.1 規(guī)范的知識產(chǎn)權(quán) (IP) 內(nèi)核。Altera 的串行 RapidIO IP 內(nèi)核可支持多達(dá)四條通道，每條通道速率為 5.0 GBaud，從而滿足了無線市場日益增長的帶寬和可靠性需求。該 IP 內(nèi)核專門針對擁有多個嵌入式收發(fā)器的 Stratix® IV FPGA 而優(yōu)化，并得到了Quartus® II 軟件 v9.1 的支持。

發(fā)表于：11/18/2009

用CPLD芯片實(shí)現(xiàn)快速Reed-Solomon編碼器設(shè)計(jì)

在分析有限域運(yùn)算的基礎(chǔ)上，設(shè)計(jì)了能糾正1個符號內(nèi)4位錯誤的RS編碼器，并給出了VHDL電路模型。利用XILINX公司的ISE5.2集成設(shè)計(jì)環(huán)境完成了該RS編碼器的原理圖輸入、VHDL源代碼輸入、功能仿真、布局與布線和時序仿真，并用XC9572PC84可編程邏輯芯片實(shí)現(xiàn)了該電路設(shè)計(jì)。

發(fā)表于：11/16/2009

賽靈思目標(biāo)設(shè)計(jì)平臺再獲電子行業(yè)大獎

在“2009年度影響中國的嵌入式系統(tǒng)技術(shù)獎”評選中授予賽靈思目標(biāo)設(shè)計(jì)平臺“最佳新興理念獎”，對目標(biāo)設(shè)計(jì)平臺給設(shè)計(jì)師帶來的巨大價(jià)值表示高度認(rèn)可.

發(fā)表于：11/13/2009