截短Reed-Solomon码译码器的FPGA实现
所屬分類：技术论文
上傳者：aet
文檔大?。?span>265 K
標(biāo)簽： 电子电路设计与仿真工具
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文檔介紹：提出了一种改进的BM算法，并在此基础上提出了一种大量采用并行结构的截短RS码译码器的实现方式。验证表明，该算法能显著提高基于FPGA的RS译码器的速度并简化其电路结构。
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