用Verilog HDL设计带有48字节RAM的日历时钟芯片
所屬分類：参考设计
上傳者：aet
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文檔介紹：介绍了一种带有48字节RAM的日历时钟芯片的设计，该芯片具有振荡、分频、可编程的计时计数、定时闹响和中断输出等功能。该芯片基于Verilog HDL描述，采用模块化设计，可扩展性好；并利用Synopsys公司的VCS和DC工具分别对设计进行了成功的系统仿真和综合；同时还简单介绍了ASIC设计的整个流程。
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