CDCE906倍频性能分析
所屬分類：参考设计
上傳者：aet
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文檔介紹：倍频后的时钟作为采样时钟提供给模数转换器(ADC)，倍频带来的时钟抖动会限制输出信噪比的提高。为了尽可能降低时钟抖动，可以采用专用时钟合成器实现倍频。CDCE906是一款高稳定性的时钟合成芯片，时钟抖动较低。本文提出了CDCE906倍频在某雷达信号处理机中的软硬件实现，并对倍频后时钟进行分析，实验结果证明其性能优于普通FPGA。
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