BCH编译码器的FPGA设计及SoPC验证
所屬分類：参考设计
上傳者：aet
文檔大?。?span>373 K
標(biāo)簽： SoPC
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文檔介紹：针对NAND Flash应用，完成了并行化BCH编译码器硬件设计。采用寄存器传输级硬件描述语言，利用LFSR电路、计算伴随式、求解关键方程、Chien搜索算法等技术方法完成了BCH编译码算法在FPGA上的硬件实现。相比于传统串行实现方案，采用并行化实现提高了编译码器的速度。搭建了基于SoPC技术的嵌入式验证平台，在Nios处理器的控制下能快速高效地完成对BCH编译码算法的验证，具有测试环境可配置、测试向量覆盖率高、测试流程智能化的特点。
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