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Allegro基于MySQL數(shù)據(jù)庫的數(shù)據(jù)錄入系統(tǒng)設計

Allegro基于MySQL數(shù)據(jù)庫的數(shù)據(jù)錄入系統(tǒng)設計[通信與網(wǎng)絡][數(shù)據(jù)中心]

為了實現(xiàn)通過Allegro軟件對PCB板卡數(shù)據(jù)自動采集、錄入、保存等功能,研究基于SKILL語言的Allegro軟件二次開發(fā)和IPC通信原理,提出并設計一種Allegro軟件基于MySQL數(shù)據(jù)庫的數(shù)據(jù)錄入系統(tǒng)。根據(jù)實際數(shù)據(jù)存取需求及用戶權(quán)限,設計前端數(shù)據(jù)采集模塊和網(wǎng)頁顯示模塊,在前端數(shù)據(jù)采集模塊中,通過研究IPC通信,制定通信協(xié)議,并結(jié)合SKILL語言、Python語言編寫通信接口,實現(xiàn)Allegro軟件與MySQL數(shù)據(jù)庫通信;網(wǎng)頁顯示模塊使用Java語言用于對數(shù)據(jù)進行展示和處理。最后對數(shù)據(jù)錄入系統(tǒng)進行功能測試,測試證明能夠達到預期效果。系統(tǒng)中Allegro軟件與MySQL數(shù)據(jù)庫通信協(xié)議設計以及通信接口設計是系統(tǒng)的關鍵設計,系統(tǒng)數(shù)據(jù)采集模塊的實現(xiàn)對后續(xù)Allegro軟件與其他語言通信、網(wǎng)頁端功能擴展具有很大的參考價值。

發(fā)表于:5/16/2022 3:29:00 PM

PCI-Express總線傳輸效率提升的技術分析

PCI-Express總線傳輸效率提升的技術分析[通信與網(wǎng)絡][通信網(wǎng)絡]

高速差分PCI-Express總線的應用場景越來越廣闊,為了提高總線上數(shù)據(jù)傳輸?shù)男?,從PCI-Express的總線結(jié)構(gòu)、帶寬開銷點、系統(tǒng)參數(shù)配置進行說明,并通過對不同長度的報文在讀、寫傳輸?shù)谋尘跋逻M行理論分析與計算,得到了提升總線傳輸效率的合理配置,實現(xiàn)了PCI-Express總線傳輸效率的顯著提升。

發(fā)表于:5/16/2022 3:26:00 PM

智能牽引變電所網(wǎng)絡化自投功能研究與應用

智能牽引變電所網(wǎng)絡化自投功能研究與應用[通信與網(wǎng)絡][通信網(wǎng)絡]

針對電氣化鐵路智能牽引變電所發(fā)生進線電源失壓或牽引變壓器故障,備用進線電源與備用牽引變壓器自動投入問題,提出了基于GOOSE與SMV的網(wǎng)絡化自投方案。將自投程序固化至2臺既有主變測控裝置,裝置與裝置之間、裝置與智能組件之間通過GOOSE信號傳遞閉鎖信號、開關分合閘信號或開關位置信號;合并單元通過SMV向裝置傳遞電壓、電流等模擬量。運行牽引變壓器側(cè)的主變測控裝置作為自投的主用裝置,另一臺主變測控裝置作為自投備用裝置,確保自投功能順利實現(xiàn)?,F(xiàn)場試驗結(jié)果驗證了方法的有效性與正確性。

發(fā)表于:5/16/2022 3:21:00 PM

基于泛洪區(qū)域限定的改進DSR節(jié)能組網(wǎng)

基于泛洪區(qū)域限定的改進DSR節(jié)能組網(wǎng)[通信與網(wǎng)絡][通信網(wǎng)絡]

針對動態(tài)源自組網(wǎng)(Dynamic Source Routing,DSR)因泛洪組網(wǎng)請求(Route Request,RREQ)而產(chǎn)生的高組網(wǎng)能耗問題,提出基于區(qū)域的發(fā)現(xiàn)機制的DSR組網(wǎng)(Zone-based Route Discovery Mechanism,ZRDM)。ZRDM組網(wǎng)依據(jù)節(jié)點的環(huán)境以及鄰居節(jié)點的分布情況,將節(jié)點網(wǎng)絡區(qū)域劃分為3個子區(qū)域。每個節(jié)點數(shù)據(jù)含一個鄰居表,并將鄰居節(jié)點劃分為3個子區(qū)域。同時DSR組網(wǎng)只允許部分節(jié)點傳輸RREQ數(shù)據(jù)。仿真結(jié)果表明,提出的ZRDM組網(wǎng)降低了能耗,提高了數(shù)據(jù)傳遞率。在節(jié)點數(shù)為140時,相比DSR組網(wǎng),ZRDM組網(wǎng)的歸一化能耗下降了47.8%,數(shù)據(jù)傳遞率提高約2.78%。

發(fā)表于:5/16/2022 3:17:00 PM

基于競爭時隙的空間飛行器快速組網(wǎng)策略

基于競爭時隙的空間飛行器快速組網(wǎng)策略[其他][其他]

主要研究適用于無初始時隙分配和無固定時間基準終端的分布式空間飛行器自組網(wǎng)的初始組網(wǎng)策略。針對空間飛行器網(wǎng)絡拓撲范圍大、節(jié)點數(shù)目少、協(xié)同組網(wǎng)任務具有臨時性、可靠性要求高等特點,提出了一種基于時分多址(Time Division Multiple Access,TDMA)的競爭式組網(wǎng)策略,并建立馬爾可夫決策模型計算出最優(yōu)競爭概率,完成網(wǎng)絡的快速建立。仿真結(jié)果表明,所提出的競爭式時分多址組網(wǎng)策略具有網(wǎng)絡建立時間短、組網(wǎng)過程可靠性高的特點,提高了網(wǎng)絡的快速性、靈活性和安全性。

發(fā)表于:5/16/2022 3:13:00 PM

衛(wèi)星USB測控副載波同步算法研究

衛(wèi)星USB測控副載波同步算法研究[其他][其他]

吉林一號衛(wèi)星測控采用USB測控體制,遙控接收采用FFT+DPLL1+DPLL2的架構(gòu),F(xiàn)FT主要實現(xiàn)對載波的粗捕,DPLL1在FFT的基礎上實現(xiàn)對載波相位的精跟蹤,DPLL2實現(xiàn)副載波的跟蹤。對遙控副載波跟蹤所用到的數(shù)字PLL技術進行了研究,首先給出了載波多普勒折算到副載波上的方法,然后對模擬PLL數(shù)字化進行了詳細的論述,并設計了遙控副載波同步用的PLL2,對其穩(wěn)定性、快捕帶及快捕時間、捕獲帶和捕獲時間、同步速率等進行了分析和仿真。結(jié)果表明,該方法具有捕獲時間短、跟蹤精度高、穩(wěn)定性好等特點,易于數(shù)字化實現(xiàn),已成功在吉林一號系列衛(wèi)星中得到應用。

發(fā)表于:5/16/2022 3:08:00 PM

安全可信智能電廠控制系統(tǒng)構(gòu)建方案

安全可信智能電廠控制系統(tǒng)構(gòu)建方案[其他][其他]

隨著火電廠信息化建設的快速推進,工控系統(tǒng)將實現(xiàn)高度數(shù)字化和智能化,對傳統(tǒng)控制系統(tǒng)的計算、存儲以及安全防護能力提出了較高的要求?;谥袊娮覲K體系,提出一種自主安全可信的智能電廠控制系統(tǒng)構(gòu)建方案,通過云邊協(xié)同機制,有效提高工業(yè)控制系統(tǒng)的邊緣計算能力和基于自動預判、自主決策的智能化水平;進一步基于網(wǎng)絡安全防護規(guī)定,提出了云-網(wǎng)-端一體化的積極防御體制。

發(fā)表于:5/16/2022 3:05:00 PM

基于單分類結(jié)合模糊寬度學習的負荷辨識方法

基于單分類結(jié)合模糊寬度學習的負荷辨識方法[其他][其他]

非侵入式負荷監(jiān)測是智能用電的關鍵技術,有助于加強負荷側(cè)管理,提高用電效率。隨著電力負荷類型和數(shù)量的迅速增加,當模型中接入訓練樣本之外的未知電器時會導致模型誤判,降低負荷識別的準確性。為了提高負荷識別模型的穩(wěn)定性以及識別精度,提出一種單分類結(jié)合模糊寬度學習的電力負荷識別方法。首先,構(gòu)建負荷特征庫實現(xiàn)多負荷識別;然后,通過單分類K近鄰方法進行樣本篩選,排除未知電器的干擾;最后,提出一種基于模糊寬度學習系統(tǒng)的負荷識別方法解決識別模型復雜度高、識別速率慢的問題。實驗結(jié)果表明,所提出的算法能夠快速有效地識別電力負荷。

發(fā)表于:5/16/2022 3:00:00 PM

基于滑模控制的電池模擬器仿真與研究

基于滑??刂频碾姵啬M器仿真與研究[其他][其他]

以電流可逆斬波電路為基礎,通過滑??刂品椒?gòu)建了Buck-Boost變換器,實現(xiàn)了一個拓撲結(jié)構(gòu)電流雙向流動的電池模擬器,以此來模擬電池充放電過程。通過控電壓的方式進行調(diào)節(jié),當電容電壓大于電池電壓時為電池充電形成Buck電路,當電容電壓小于電池電壓時電池放電形成Boost電路。通過將滑??刂婆c傳統(tǒng)的PI控制相比較,驗證了在負載波動時滑??刂频恼{(diào)節(jié)時間優(yōu)于PI控制,有著更好的魯棒性、動態(tài)性能。在理論分析的基礎上,通過仿真軟件得到了實驗結(jié)果。

發(fā)表于:5/16/2022 2:56:00 PM

基于BCH糾錯算法的編解碼器設計與實現(xiàn)

基于BCH糾錯算法的編解碼器設計與實現(xiàn)[模擬設計][物聯(lián)網(wǎng)]

隨著NAND Flash存儲單元的快速發(fā)展,存儲密度增加使得器件的出錯概率增加,為此提出了一種優(yōu)化的BCH編解碼器結(jié)構(gòu),編碼和解碼過程每個時鐘周期可以并行處理16位數(shù)據(jù),其中譯碼電路中的伴隨式模塊、錯誤位置多項式模塊與錢氏(Chien)搜索模塊采取三級流水線結(jié)構(gòu),糾錯和檢錯階段可以同時進行,有效地提高數(shù)據(jù)的處理速度和糾錯速度。在完成電路的RTL設計后利用VCS工具完成了電路的仿真驗證,結(jié)果表明在傳輸8 192 bit數(shù)據(jù)生成672校檢因子情況下實現(xiàn)了48位糾錯,工作頻率最高支持200 MHz。

發(fā)表于:5/16/2022 2:51:00 PM

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