內(nèi)容簡介：傳統(tǒng)的展平式物理設(shè)計(jì)已不能滿足VLSI的設(shè)計(jì)需求，層次化物理設(shè)計(jì)已成為VLSI設(shè)計(jì)的主流方法。在VLSI層次化物理設(shè)計(jì)過程中，頂層寄存器和子模塊內(nèi)寄存器的時(shí)鐘樹偏差對整個(gè)芯片時(shí)序收斂有很大的影響。針對億門級層次化頂層物理設(shè)計(jì)時(shí)鐘樹無法讀取到子模塊中的時(shí)鐘樹延時(shí)，導(dǎo)致最終頂層寄存器和子模塊內(nèi)寄存器時(shí)鐘偏差過大的問題，提出了在頂層時(shí)鐘樹綜合階段設(shè)置子模塊實(shí)際時(shí)鐘延遲的方法，有效地減小頂層寄存器和子模塊內(nèi)寄存器的時(shí)鐘偏差，為后續(xù)的時(shí)序優(yōu)化提供了有效保障。