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Synopsys宣布提供經(jīng)中芯國際65nm低漏電工藝芯片驗證的DesignWare數(shù)據(jù)轉(zhuǎn)換器IP

全球領(lǐng)先的半導體設(shè)計、驗證和制造軟件及知識產(chǎn)權(quán)（IP）供應商新思科技有限公司（Synopsys, Inc.，納斯達克股票市場代碼：SNPS）日前宣布：該公司所提供經(jīng)芯片生產(chǎn)驗證的DesignWareTM數(shù)據(jù)轉(zhuǎn)換器IP，已被應用于中芯國際廣受歡迎的65納米低漏電（Low Leakage）工藝技術(shù)。這可幫助設(shè)計工程師更有效地提升其芯片的功率，并在集成設(shè)計上達事半功倍之效。Synopsys是第一家提供全面的高性能數(shù)據(jù)轉(zhuǎn)換器IP解決方案產(chǎn)品組合的IP供應商。這些解決方案由高密度、低漏電工藝技術(shù)下的模/數(shù)轉(zhuǎn)換器（ADC）和數(shù)/模轉(zhuǎn)換器（DAC）組成。該DesignWare數(shù)據(jù)轉(zhuǎn)換器IP定位于由電池供電的寬帶無線通信(WiFi802.11n、LTE和WiMAX)和各種數(shù)字電視接收(CMMB和DVB)應用。

發(fā)表于：4/21/2011

基于系統(tǒng)芯片ZSU32的SoC芯片設(shè)計

本文針對中山大學ASIC設(shè)計中心自主開發(fā)的一款系統(tǒng)芯片ZSU32，以Synopsys公司的Design Compiler為綜合工具，探索了對SoC芯片進行綜合的設(shè)計流程和方法，特別對綜合過程的時序約束進行了詳細討論，提出了有效的綜合約束設(shè)置方案。

發(fā)表于：4/21/2011

芯原全面采用SpringSoft VERDI偵錯系統(tǒng)實現(xiàn)數(shù)字IC與系統(tǒng)芯片驗證

SpringSoft今天宣布，頂尖的世界級ASIC設(shè)計與半導體IP供貨商芯原股份有限公司(以下簡稱芯原)選用Verdi?自動化偵錯系統(tǒng)作為標準的偵錯平臺。屢獲嘉獎的Verdi軟件現(xiàn)已全面部署至芯原全球研發(fā)部門，作為設(shè)計調(diào)試的參考流程，大幅縮短偵錯時間并加速先進技術(shù)制程中的復雜數(shù)字IC與系統(tǒng)芯片(SoC)功能驗證。

發(fā)表于：4/19/2011

基于VHDL的旋轉(zhuǎn)編碼器接口電路的實現(xiàn)

用VHDL語言設(shè)計的增量式旋轉(zhuǎn)編碼器接口電路，實現(xiàn)了四倍頻、雙向計數(shù)的功能以及與單片機的接口。給出了在MAX Plus II環(huán)境下的VHDL源代碼和時序仿真結(jié)果。本設(shè)計在角度測量、位移測量和高度測量等方面有廣泛的應用價值。

發(fā)表于：4/14/2011

Simulink 驗證工具符合 ISO 26262 標準

MathWorks將Simulink Verification and Validation和Simulink Design Verifier認證擴充到IEC Certification Kit

發(fā)表于：4/14/2011

宜揚科技采用SpringSoft Laker定制數(shù)字繞線器系統(tǒng)

SpringSoft宣布，其Laker? 定制版圖自動化系統(tǒng)與Laker定制數(shù)字繞線器更深入普及于內(nèi)存芯片市場，成功地滿足新一代設(shè)計的高效能、低功耗需求。該公司同時表示，宜揚科技 (Eon Silicon Solution Inc.，簡稱Eon)運用Laker解決方案，版圖速度提升了3倍之多，大幅提高其生產(chǎn)力，因而晉身頂尖內(nèi)存芯片公司之列。

發(fā)表于：4/12/2011

基于FPGA的移位寄存器流水線結(jié)構(gòu)FFT處理器設(shè)計與實現(xiàn)

快速傅里葉變換(FFT)在雷達、通信和電子對抗等領(lǐng)域有廣泛應用。近年來現(xiàn)場可編程門陣列(FPGA)的飛速發(fā)展，與DSP技術(shù)相比，由于其并行信號處理結(jié)構(gòu)，使得FPGA能夠很好地適用于高速信號處理系統(tǒng)。由于Altera等公司研制的FFT IP核，價錢昂貴，不適合大規(guī)模應用，在特定領(lǐng)域中，設(shè)計適合于自己領(lǐng)域需要的FFT處理器是較為實際的選擇。

發(fā)表于：4/12/2011

MathWorks 發(fā)布 2011a 版 MATLAB 和 Simulink 產(chǎn)品系

MathWorks今日發(fā)布 2011a(R2011a) 版 MATLAB 和 Simulink 產(chǎn)品系列。該版本的核心在于引入了新一代的代碼生成產(chǎn)品：MATLAB Coder、 Simulink Coder 和 Embedded Coder。R2011a 還更新了 80 種其它產(chǎn)品，包括 Polyspace嵌入式軟件驗證產(chǎn)品。

發(fā)表于：4/8/2011

MathWorks 直接從 MATLAB 語言引入自動 C 代碼

MathWorks 今天宣布推出<http://www.mathworks.com/products/matlab-coder/> MATLAB Coder，該工具使設(shè)計工程師可以直接從其 <http://www.mathworks.com/products/matlab/>MATLAB 算法自動生成可讀、可移植的 C 和 C++ 代碼。使用此新產(chǎn)品可無需將MATLAB 算法代碼手動轉(zhuǎn)換為 C 和 C++ 代碼來進行原型建立、實現(xiàn)和軟件集成。這一自動化可形成更快、更高效的系統(tǒng)開發(fā)工作流程。

發(fā)表于：4/8/2011

用Multisim 仿真分析數(shù)據(jù)選擇器的工作過程

介紹用Multisim 仿真軟件分析數(shù)據(jù)選擇器工作過程的方法，即用Multisim 仿真軟件中的字組產(chǎn)生器產(chǎn)生數(shù)據(jù)選擇器的各個數(shù)據(jù)輸入信號，字組產(chǎn)生器的字組內(nèi)容反映數(shù)據(jù)選擇器不同數(shù)據(jù)輸入端的輸入情況，用Multisim 中邏輯分析儀多蹤同步顯示數(shù)據(jù)選擇器的各個數(shù)據(jù)輸入信號及輸出信號波形，可直觀描述數(shù)據(jù)選擇器的數(shù)據(jù)選擇的工作過程。所述方法的創(chuàng)新點是解決了數(shù)據(jù)選擇器的工作波形無法用電子實驗儀器進行分析驗證的問題。

發(fā)表于：4/7/2011

數(shù)字基帶傳輸系統(tǒng)的FPGA設(shè)計與實現(xiàn)

采用FPGA技術(shù)實現(xiàn)數(shù)字基帶傳輸系統(tǒng)，包括編碼器的設(shè)計與仿真、譯碼器的設(shè)計與仿真以及整個數(shù)字基帶傳輸系統(tǒng)的設(shè)計與仿真。最后，在Altera公司的ACEX1K-EP1K30TC144-1芯片上加以實現(xiàn)。整個系統(tǒng)具有結(jié)構(gòu)簡單，性能穩(wěn)定，有效性好，可靠性高等優(yōu)點。

發(fā)表于：4/7/2011

基于OPNET的SCPS-NP協(xié)議仿真設(shè)計

要分析了空間數(shù)據(jù)系統(tǒng)咨詢委員會（CCSDS，CONsultative Committee for Space Data SySTems）系列協(xié)議的特點。為了驗證CCSDS 根據(jù)空間數(shù)據(jù)通信特點提出的一系列建議中的網(wǎng)絡層建議（SCPS-NP，Space CommunicationsProtocol Specification—Network Protocol）的性能。通過OPNET 通信仿真軟件進行建模，基本實現(xiàn)了SCPS-NP 協(xié)議要求的功能，對協(xié)議的性能進行了分析，對中國空間通信協(xié)議的發(fā)展方向提出了建議。

發(fā)表于：4/7/2011

Synopsys推出用于早期RTL探測的DC Explorer

全球領(lǐng)先的半導體設(shè)計、驗證和制造軟件及知識產(chǎn)權(quán)（IP）供應商新思科技有限公司（Synopsys, Inc.，納斯達克股票市場代碼：SNPS）日前宣布：其Galaxy?設(shè)計實現(xiàn)平臺上又增加最新的工具DC Explorer，以顯著加快高質(zhì)量設(shè)計數(shù)據(jù)的開發(fā)速度。為了滿足當前那些大規(guī)模集成的、擁有數(shù)百萬實例的、“千兆級”的設(shè)計所面臨的極具挑戰(zhàn)性的進度要求，工程師們需要一種RTL探測解決方案，以確保他們能快速而高效地對不同的設(shè)計配置進行假設(shè)分析—甚至在設(shè)計數(shù)據(jù)完成之前就可進行 — 同時為實現(xiàn)流程創(chuàng)建一個更好的起始點。DC Explorer通過提供快出5倍的運行時間，以及與DC Ultra? RTL綜合10%的時序和面積關(guān)聯(lián)度來解決了這個挑戰(zhàn)。它也容忍不完整的設(shè)計數(shù)據(jù)，因此在設(shè)計流程的很早期就能指導高質(zhì)量的RTL和約束條件開發(fā)，從而確保了一個高度融合的設(shè)計流程。不久前，在加利福尼亞圣何塞舉行的Synopsys 用戶大會 (SNUG?)上，用戶們已概況介紹了DC Explorer在提升生產(chǎn)效率所帶來的各種新的好處。

發(fā)表于：4/6/2011

基于邏輯組的快速宏布局方法

一般來說，邏輯塊級設(shè)計平面布局的主要工作就是宏布局。傳統(tǒng)上，我們初始宏布局可以之前平面布局模式為基礎(chǔ)；布局時我們應考慮到 IO 連接，需要先了解宏與 IO 間邏輯關(guān)系，然后再將宏設(shè)置于相關(guān) IO 的旁邊；我們傾向于將宏設(shè)置于邊界周圍；我們想要將名稱模式相似的宏設(shè)置在一起；我們會先運行布局（fix_cell）功能，然后再基于關(guān)鍵時序路徑或擁塞來調(diào)整宏布局，而且我們還可以通過顯示往返宏的飛線來觀察宏和 STD(標準)單元的布局是否合理。

發(fā)表于：4/2/2011

基于TDI-CCD的成像FPGA系統(tǒng)軟件設(shè)計應用

FPGA成像軟件是系統(tǒng)可靠運行的重要保障，其性能對整體分辨率的提高有著舉足輕重的作用。在給定的硬件條件下，通過高效設(shè)計FPGA軟件，能夠顯著提高系統(tǒng)性能。在成像軟件的數(shù)據(jù)處理方法上，仍然有很多方向，如實時圖像壓縮傳感，提高系統(tǒng)的傳輸能力；在FPGA內(nèi)部進行海量數(shù)據(jù)處理等。通過實驗證明，該軟件的實際運行速度達到要求。因為硬件處理速度的限制，若想提高軟件運行頻率，尋求更加合理的軟件系統(tǒng)結(jié)構(gòu)以及電子學分系統(tǒng)結(jié)構(gòu)將成為重要的研究內(nèi)容。

發(fā)表于：4/2/2011