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銀湖資本完成對Altera的51%股權(quán)收購

銀湖資本完成對Altera的51%股權(quán)收購

北京時(shí)間9月15日晚間，全球 FPGA 創(chuàng)新技術(shù)領(lǐng)導(dǎo)者 Altera 宣布，全球技術(shù)投資巨頭銀湖資本（Silver Lake）已完成對 Altera 51% 股權(quán)的收購，該股權(quán)原由英特爾公司持有。同時(shí)，英特爾將保留 Altera 49% 的股權(quán)，此舉也彰顯了雙方對 Altera 未來良好發(fā)展充滿信心。

基于NiosⅡ的U盤安全控制器設(shè)計(jì)與實(shí)現(xiàn)

針對U盤等存儲(chǔ)設(shè)備的安全隱患及用戶的安全需求，分析目前常見的解決方法，遵循靈活方便、高安全性的原則，利用SoPC技術(shù)，設(shè)計(jì)實(shí)現(xiàn)了一款基于NiosⅡ的U盤安全控制器。詳細(xì)論述了安全控制器的系統(tǒng)設(shè)計(jì)、硬件架構(gòu)、固件劃分和工作流程。采用高強(qiáng)度的密碼算法，對普通U盤中的數(shù)據(jù)進(jìn)行扇區(qū)級的加解密，保證U盤中數(shù)據(jù)的安全，具有靈活安全、易于升級的特點(diǎn)。

發(fā)表于：4/25/2012

Vivado? 設(shè)計(jì)套件是什么？

Vivado設(shè)計(jì)套件包括高度集成的設(shè)計(jì)環(huán)境和新一代從系統(tǒng)到IC級的工具，這些均建立在共享的可擴(kuò)展數(shù)據(jù)模型和通用調(diào)試環(huán)境基礎(chǔ)上。這也是一個(gè)基于AMBA AXI4 互聯(lián)規(guī)范、IP-XACT IP封裝元數(shù)據(jù)、工具命令語言(TCL)、Synopsys 系統(tǒng)約束(SDC) 以及其它有助于根據(jù)客戶需求量身定制設(shè)計(jì)流程并符合業(yè)界標(biāo)準(zhǔn)的開放式環(huán)境。賽靈思構(gòu)建的的Vivado 工具將各類可編程技術(shù)結(jié)合在一起，能夠可擴(kuò)展實(shí)現(xiàn)多達(dá)1 億個(gè)等效ASIC 門的設(shè)計(jì)。

發(fā)表于：4/25/2012

賽靈思 Vivado 設(shè)計(jì)套件震撼登場

賽靈思采用先進(jìn)的 EDA 技術(shù)和方法，提供了全新的工具套件，可顯著提高設(shè)計(jì)生產(chǎn)力和設(shè)計(jì)結(jié)果質(zhì)量，使設(shè)計(jì)者更好、更快地創(chuàng)建系統(tǒng)，而且所用的芯片更少。

發(fā)表于：4/25/2012

基于ARM和FPGA的全彩獨(dú)立視頻LED系統(tǒng)

目前顯示屏按數(shù)據(jù)的傳輸方式主要有兩類：一類是采用與計(jì)算機(jī)顯示同一內(nèi)容的實(shí)時(shí)視頻屏；另一類為通過 USB、以太網(wǎng)等通信手段把顯示內(nèi)容發(fā)給顯示屏的獨(dú)立視頻源顯示屏，若采用無線通信方式，還可以隨時(shí)更新顯示內(nèi)容，靈活性高。此外，用一套嵌入式系統(tǒng)取代計(jì)算機(jī)來提供視頻源，既可以降低成本，又具有很高的可行性和靈活性，易于工程施工。因此，獨(dú)立視頻源LED顯示系統(tǒng)的需求越來越大。

發(fā)表于：4/25/2012

Achronix全新Speedster22i系列FPGA直接面向目標(biāo)應(yīng)用

Achronix 半導(dǎo)體公司今日宣布了其 Speedster22i HD和HP產(chǎn)品系列的細(xì)節(jié)，它們是將采用英特爾22nm技術(shù)工藝制造的首批現(xiàn)場可編程門陣列（FPGA）產(chǎn)品。Speedster22i FPGA產(chǎn)品是業(yè)內(nèi)唯一針對應(yīng)用的高端FPGA，而且僅消耗28nm高端的FPGA一半的功率，成本也僅為它的一半。

發(fā)表于：4/24/2012

數(shù)字中頻與FPGA

所謂中頻，顧名思義，是指一種中間頻率的信號(hào)形式。中頻是相對于基帶信號(hào)和射頻信號(hào)來講的，中頻可以有一級或多級，它是基帶和射頻之間過渡的橋梁。

發(fā)表于：4/24/2012

賽靈思28nm：點(diǎn)燃設(shè)計(jì)創(chuàng)新的激情

2012年3月1日，賽靈思公司宣布全球第一片28nm FPGA芯片(7K325T) 成功量產(chǎn)！該里程碑式信息的發(fā)布，是賽靈思繼已成功交付數(shù)以千計(jì)的最新7系列產(chǎn)品樣片之后，再次為可編程行業(yè)樹起的另一個(gè)史無前例的從流片到量產(chǎn)最快的里程。這一成就使賽靈思的客戶能夠借助這一批量生產(chǎn)的新器件，比以往任何時(shí)候都更快地開始投產(chǎn)自己的產(chǎn)品，同時(shí)也能比以往任何時(shí)候更快地滿足他們的客戶的需求。

發(fā)表于：4/24/2012

基于DSP＋FPGA嵌入式結(jié)構(gòu)的便攜數(shù)字存儲(chǔ)示波表設(shè)計(jì)

在實(shí)時(shí)信號(hào)處理系統(tǒng)中，通常底層的信號(hào)預(yù)處理算法處理的數(shù)據(jù)量大，對處理速度的要求高，但運(yùn)算結(jié)構(gòu)相對比較簡單，適于用硬件實(shí)現(xiàn)；而高層處理算法的特點(diǎn)是數(shù)據(jù)量較少，但算法的控制結(jié)構(gòu)復(fù)雜，適于用運(yùn)算速度高、尋址方式靈活、通信機(jī)制強(qiáng)大的DSP芯片來實(shí)現(xiàn)。本設(shè)計(jì)因此采用DSP＋FPGA結(jié)構(gòu)同時(shí)兼顧速度及靈活性，其中底層FPGA硬件完成數(shù)據(jù)采樣、信號(hào)頻率/周期測量以及波形顯示控制等功能，而上層DSP軟件則負(fù)責(zé)實(shí)現(xiàn)數(shù)據(jù)編碼、波形恢復(fù)計(jì)算及人機(jī)界面的處理。

發(fā)表于：4/24/2012

數(shù)字頻率合成器的FPGA實(shí)現(xiàn)

介紹了DDFS的原理和Altera公司的FPGA器件ACEX 1K的主要特點(diǎn)，給出了用ACEX 1K系列器件EP1K10TC144－1實(shí)現(xiàn)數(shù)字頻率合成器的工作原理、設(shè)計(jì)思路、電路結(jié)構(gòu)和仿真結(jié)果。

發(fā)表于：4/24/2012

利用Freeze技術(shù)的FPGA實(shí)現(xiàn)低功耗設(shè)計(jì)

基于閃存的全功能可編程FPGA越來越多地成為便攜式市場的首選解決方案。這些新出現(xiàn)的產(chǎn)品滿足便攜式市場嚴(yán)格的設(shè)計(jì)要求,例如以ASIC的單位成本,獲得低功耗、最大的設(shè)計(jì)安全性、小的外形尺寸、上電即用以及快速面市的好處。

發(fā)表于：4/23/2012