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基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。

基于Q-Coder算術(shù)編碼器IP核的設(shè)計

基于Q-Coder算術(shù)編碼器的IP核設(shè)計[圖],1概述JPEG2000[1,2]是新的靜止圖像壓縮標準，它具有的多種特性使得它有著廣泛的應(yīng)用前景。

發(fā)表于：2011/7/20

基于DSP和CPLD的寬帶信號源的設(shè)計

信號源是雷達系統(tǒng)的重要組成部分。雷達系統(tǒng)常常要求信號源穩(wěn)定、可靠、易于實現(xiàn)、具有預失真功能，信號的產(chǎn)生及信號參數(shù)的改變簡單、靈活。本文采用DSP和CPLD來設(shè)計信號源的控制部分，一方面能利用DSP軟件控制的靈活性，另一方面又能利用CPLD硬件上的高速、高集成度和可編程性。使用這種方法可以充分利用軟件支持來生成和加載任意波形數(shù)據(jù)，并能方便地實現(xiàn)對信號參數(shù)的控制和對波形數(shù)據(jù)的隨意修改，同時又能保證信號產(chǎn)生的高速、靈活可控。

發(fā)表于：2011/7/20

FPGA控制下面陣CCD時序發(fā)生器設(shè)計及硬件實現(xiàn)

CCD是利用光電轉(zhuǎn)換原理把圖像信號轉(zhuǎn)換為電信號，即把一幅按空間域分布的光學圖像，轉(zhuǎn)換成為一串按時間域分布的視頻信號的半導體元器件。因其具有體積小、重量輕、功耗低、靈敏度高、工作穩(wěn)定、壽命長、自掃描和便于同計算機接口等優(yōu)點，被廣泛應(yīng)用于圖像傳感和非接觸式測量。CCD應(yīng)用的關(guān)鍵問題之一，是驅(qū)動時序發(fā)生器設(shè)計。它直接關(guān)系到CCD的信號處理能力、轉(zhuǎn)換效率和信噪比等光電轉(zhuǎn)換特征。針對Sony公司面陣CCD ICX098BQ的工作原理和驅(qū)動時序的要求，給出了驅(qū)動時序發(fā)生器的具體設(shè)計，使用VHDL語言對驅(qū)動時序發(fā)生器的實現(xiàn)方案進行了硬件描述，采用Quartus II 8．0對所設(shè)計的時序發(fā)生器進行了功能仿真，在該驅(qū)動時序發(fā)生器作用下，對Sony公司ICX98BQ面陣CCD產(chǎn)生的輸出信號波形進行了驗證。

發(fā)表于：2011/7/20

基于CPLD的雷達仿真信號設(shè)計實現(xiàn)

雷達仿真信號發(fā)生器主要由輸入輸出控制和產(chǎn)生仿真信號的CPLD芯片兩部分組成。輸入輸出控制信號是利用測試系統(tǒng)的工控機通過數(shù)字I/O卡來產(chǎn)生，當工控機通過數(shù)字I/O卡輸出有效信號時，發(fā)生器將會輸出相應(yīng)的脈沖信號。雷達仿真信號發(fā)生器的結(jié)構(gòu)如圖1所示。

發(fā)表于：2011/7/20

基于DSP+CPLD的智能IED設(shè)計

　該系統(tǒng)應(yīng)用于智能變壓器系統(tǒng)中，可多個通道同步采集，轉(zhuǎn)換精度高。經(jīng)實驗驗證，信號采集模塊的實時性和精度上都取得良好的效果，且工作穩(wěn)定可靠。該系統(tǒng)采用高速14位并行A/D轉(zhuǎn)換器，簡化了接口設(shè)計，提高了讀取速度以及數(shù)據(jù)處理速度。通過CPLD實現(xiàn)各種復雜控制信號，通過改變XF引腳的電平，可以將外擴SRAM、Flash映射到數(shù)據(jù)空間或程序空間。DSP芯片通過CPLD芯片連接高精度數(shù)據(jù)采集芯片MAX125實現(xiàn)信號的多路高速同步實時數(shù)據(jù)采集，抗干擾能力強，并利用FFT算法準確計算出電網(wǎng)諧波因數(shù)、功率角、介損角。

發(fā)表于：2011/7/20

在FPGA中植入嵌入式系統(tǒng)

在FPGA中植入嵌入式系統(tǒng),如今，由于可編程器件(如FPGA)容量大、性能高、成本相對較低的特性，這種平衡又在發(fā)生變化，以前硬件設(shè)計元素(如處理器及其外圍器件和邏輯塊)也可以轉(zhuǎn)移到軟領(lǐng)域(圖1)。因此，在整個開發(fā)周期內(nèi)，靈活性可能更大，更改

發(fā)表于：2011/7/20

基于CPLD的數(shù)字濾波抗干擾電路設(shè)計

紅外密集度光電立靶測試系統(tǒng)在使用中會受到各種干擾，其中影響最大的有三種：一是“蚊蟲”干擾，即指蚊蟲等低速物體飛過紅外光幕時引起的誤觸發(fā)現(xiàn)象；二是“沖擊波”干擾，指在亞音速彈丸測試中，由于音速高于彈速使得聲波先于彈丸到達光幕而引起的誤觸發(fā)現(xiàn)象：三是一些伴隨彈丸穿過光幕的細小物體和外界光線的變化所引起光幕內(nèi)光通量的變化而產(chǎn)生的干擾信號，但這種信號幅值一般都較小。

發(fā)表于：2011/7/20

日開發(fā)出制作有機半導體單晶薄膜的新技術(shù)

新技術(shù)由日本產(chǎn)業(yè)技術(shù)綜合研究所等機構(gòu)的科研人員聯(lián)合開發(fā)。據(jù)稱，該技術(shù)能使平板顯示器等大面積電子設(shè)備所需的薄膜場效應(yīng)晶體管（TFT）的性能比用傳統(tǒng)方法制成的產(chǎn)品高百倍以上。

發(fā)表于：2011/7/19

基于FPGA雷達多目標模擬器DRFM設(shè)計與實現(xiàn)

研究了雷達多目標模擬系統(tǒng)中數(shù)字射頻存儲(DRFM)單元的設(shè)計與實現(xiàn)，根據(jù)模擬系統(tǒng)的設(shè)計要求, 提出一種基于高性能 FPGA數(shù)字射頻存儲單元設(shè)計方法；著重闡述了數(shù)字射頻存儲單元的設(shè)計思路, 給出了系統(tǒng)的設(shè)計方案, 并對系統(tǒng)中雷達模擬目標的各功能模塊進行了分析，實驗結(jié)果表明，所設(shè)計的DRFM滿足設(shè)計系統(tǒng)要求。

發(fā)表于：2011/7/19

一種基于PCI IP核的碼流接收卡

本系統(tǒng)采用FPGA加PCI IP核的模式實現(xiàn)對高速、大容量DVB傳輸流的實時傳輸，實現(xiàn)了系統(tǒng)設(shè)計的目標。選擇PCI總線可以保證在足夠的帶寬下進行數(shù)據(jù)傳輸。FPGA的應(yīng)用易于在線升級電路，擴充平臺的功能。IP核的使用使硬件電路更為簡潔、可靠。經(jīng)過驗證，本文設(shè)計的系統(tǒng)可以很好地實現(xiàn)DVB-ASI信號的接收功能，同時，也可以作為其它DVB-ASI應(yīng)用的基礎(chǔ)平臺，有著良好的應(yīng)用前景。

發(fā)表于：2011/7/19