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基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。

基于循環(huán)前綴的同步算法及FPGA實現(xiàn)

　本文要討論的基于ML(最大似然估計)時頻同步算法是vande Beek等人提出來的，這是一個利用CP所攜帶的信息完成定時同步和載波同步的最大似然估計算法。它利用OFDM系統(tǒng)循環(huán)冗佘擴展的循環(huán)前綴攜帶的信息進行同步估計，避免了基于導(dǎo)頻碼的同步估計帶來的頻率和功率資源的浪費。

發(fā)表于：2011/7/14

基于FPGA的嵌入式以太網(wǎng)與Matlab通信系統(tǒng)設(shè)計

本文研究了TCP／IP通信協(xié)議在Xilinx公司FPGA上的實現(xiàn)，介紹了其軟硬件的系統(tǒng)組成及原理，通過建立一個例子加以說明和應(yīng)用這個設(shè)計平臺，證明了此平臺設(shè)計可行性，并且完成了FPGA與Matlab的通信，為數(shù)據(jù)的實時顯示及實時控制提供了很好的平臺和設(shè)計方法，本設(shè)計也完成了CPU軟核設(shè)計的實現(xiàn)，其功能可根據(jù)需要進行定制，非常靈活，不但引入了軟核處理器和嵌入式操作系統(tǒng)Xilkernel，而且應(yīng)用了Lw-IP_300b棧，使用大量的IP核，這樣大大降低了系統(tǒng)平臺的復(fù)雜度，縮短了開發(fā)的周期，其軟硬件部分的設(shè)計分離的設(shè)計架構(gòu)，使得整個系統(tǒng)修改和重構(gòu)更加方便，真正實現(xiàn)了所謂的片上系統(tǒng)。而本設(shè)計采用Matlab接收數(shù)據(jù)，并且可利用其強大的數(shù)據(jù)采集、處理、仿真、實時動態(tài)顯示的功能來更好完成數(shù)據(jù)分析研究。

發(fā)表于：2011/7/14

基于SCA規(guī)范下FPGA的硬件抽象層設(shè)計

軟件無線電(Software Radio)是指用軟件定義的、能實現(xiàn)多種功能的無線電通訊系統(tǒng)，其核心思想是構(gòu)造一個具有開放性、標準化、模塊化的通用硬件平臺，以將各種功能(如工作頻段、調(diào)制解調(diào)類型

發(fā)表于：2011/7/14

基于FPGA的NAND Flash ECC校驗

本文將ECC校驗算法通過硬件編程語言VHDL在AheraQuanusⅡ7．0開發(fā)環(huán)境下進行了后仿真測試，實現(xiàn)了NANDFlash的ECC校驗功能。本程序可實現(xiàn)每256Byte數(shù)據(jù)生成3ByteECC校驗數(shù)據(jù)，且通過與原始ECC數(shù)據(jù)對比，能夠保證檢測出1bit的錯誤及其出錯位置，進一步結(jié)合對此錯誤的糾正，可應(yīng)用于NANDFlash讀寫控制器的FPGA設(shè)計，實現(xiàn)對數(shù)據(jù)的ECC校驗，確保數(shù)據(jù)準備有效地傳輸。經(jīng)硬件實驗結(jié)果反饋，該算法硬件適應(yīng)性良好。

發(fā)表于：2011/7/14

用低成本FPGA實現(xiàn)低延遲變化的CPRI

　　無線TEM（電信設(shè)備制造商）正受到布署基站架構(gòu)的壓力，這就是用更小體積、更低功耗、更低制造成本來建立，部署和運營。達到此目的的關(guān)鍵策略是從基站中分離出RF接收器和功率放大器，用它們來直接驅(qū)動各自的天線。這稱為射頻拉遠技術(shù)(RRH)。通過基于SERDES的公共無線接口(CPRI)將基帶數(shù)據(jù)傳回到基站。本文主要闡述特定的低延遲變化的設(shè)計思想，在低成本FPGA上利用嵌入式SERDES收發(fā)器和CPRI IP（知識產(chǎn)權(quán)）核實現(xiàn)。

發(fā)表于：2011/7/14

基于FPGA的自適應(yīng)波束形成算法實現(xiàn)

1引言在雷達及聲納信號處理系統(tǒng)中，波束形成算法通常采用DSP軟件編程實現(xiàn)，控制邏輯電路采用CPLD來完成，這種方法具有軟件編程靈活、功能易于擴展的優(yōu)點，但對于實時性能要求很高的系統(tǒng)，如雷達、聲納探測和

發(fā)表于：2011/7/14

基于CycloneII系列FPGA的DDFS信號源實現(xiàn)

本設(shè)計在不向外擴展ROM存儲器的情況下，對DDFS設(shè)計進行優(yōu)化，充分利用Cyclone II系列FPGA的片上資源，其輸出正弦信號最高頻率可達4 MHz以上。只要采用更好的方案進行設(shè)計，使采樣點可以做到232個及以上，頻率分辨率可以做到0．015 Hz，達到mHz量級，進一步提高信號源的輸出信號頻率范圍及頻率分辨率等技術(shù)指標，可利用Cyclone II系列芯片設(shè)計出性能優(yōu)良的信號源，達到實用信號源的要求。

發(fā)表于：2011/7/14

基于CPLD和嵌入式系統(tǒng)的LED點陣顯示

通過采用自頂向下的設(shè)計思想，綜合運用高速CPLD、雙口RAM等技術(shù)和芯片，設(shè)計出了大、小屏幕皆適合的顯示控制電路。特別是利用單片機、CPLD與雙口RAM的無縫結(jié)合，將復(fù)雜的任務(wù)分配給不同的硬件處理，滿足了對實時性的要求。本系統(tǒng)不僅給大屏幕LED點陣顯示提供了優(yōu)良的控制電路，而且為CPLD器件和EDA技術(shù)提供了切實的應(yīng)用實例。其中，共享雙口RAM的應(yīng)用，為高速總線與低速總線的通信提供了一個新的解決方案。

發(fā)表于：2011/7/14

中微公司發(fā)布用于22納米及以下芯片加工的下一代刻蝕設(shè)備

中微半導(dǎo)體設(shè)備（上海）有限公司（以下簡稱“中微”）于本周 SEMICON West 期間發(fā)布面向22納米及以下芯片生產(chǎn)的第二代300毫米甚高頻去耦合反應(yīng)離子刻蝕設(shè)備 -- Primo AD-RIE(TM)。基于已被業(yè)界肯定的Primo D-RIE(TM) 刻蝕設(shè)備，中微 Primo AD-RIE 應(yīng)用了更多技術(shù)創(chuàng)新性來解決高端芯片復(fù)雜生產(chǎn)過程帶來的挑戰(zhàn)，同時保證了芯片加工的質(zhì)量。這些技術(shù)創(chuàng)新包括：先進的射頻系統(tǒng)保證了刻蝕過程的穩(wěn)定性和可重復(fù)性，更好的調(diào)諧能力確保了超精細的關(guān)鍵尺寸均勻度，更優(yōu)異的反應(yīng)室內(nèi)壁材料以降低缺失來提高產(chǎn)品良率。　　

發(fā)表于：2011/7/12

基于FPGA與色敏傳感器的顏色識別系統(tǒng)

隨著新技術(shù)、新材料的不斷涌現(xiàn)，在現(xiàn)代化工業(yè)生產(chǎn)中，顏色識別系統(tǒng)的應(yīng)用越來越多，也越來越復(fù)雜。以色敏傳感器為探測器，使用內(nèi)嵌NiosII軟核處理器的FPGA作為運算、控制核心的顏色識別系統(tǒng)，具有結(jié)構(gòu)簡單、可靠性高、使用方便、擴展性強等優(yōu)點。利用FPGA快速強大的處理功能，能夠快速、準確地實現(xiàn)顏色的識別。利用現(xiàn)代信息融合技術(shù)，采用新型、高靈敏、響應(yīng)快的色敏傳感器，一定能使顏色識別更加精確、更加可靠。

發(fā)表于：2011/7/12