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基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。

基于Q-Coder算術(shù)編碼器的IP核設(shè)計

本文提出的一種實現(xiàn)算術(shù)編碼的集成電路IP核，經(jīng)過仿真和FPGA驗證，能夠符合JPEG2000標準，仿真結(jié)果表明，在相同的條件下，該IP核編碼所需時間僅約為軟件編碼所需時間的40%，從而大大提高了算術(shù)編碼的效率，使得將來其應(yīng)用于實時處理系統(tǒng)成為可能；并且將來可以定制所需的ASIC電路，用于新一代數(shù)字照相機等具有廣泛市場前景的項目。

發(fā)表于：2011/7/6

一種基于PCI IP核的碼流接收卡的設(shè)計

本系統(tǒng)采用FPGA加PCI IP核的模式實現(xiàn)對高速、大容量DVB傳輸流的實時傳輸，實現(xiàn)了系統(tǒng)設(shè)計的目標。選擇PCI總線可以保證在足夠的帶寬下進行數(shù)據(jù)傳輸。FPGA的應(yīng)用易于在線升級電路，擴充平臺的功能。IP核的使用使硬件電路更為簡潔、可靠。經(jīng)過驗證，本文設(shè)計的系統(tǒng)可以很好地實現(xiàn)DVB-ASI信號的接收功能，同時，也可以作為其它DVB-ASI應(yīng)用的基礎(chǔ)平臺，有著良好的應(yīng)用前景。

發(fā)表于：2011/7/6

SOC芯片技術(shù)及在安防集成系統(tǒng)中的應(yīng)用

微電子的加工技術(shù)已達到這樣的程度：能在硅片上制作出電子系統(tǒng)需要的所有部件，包括各種有源和無源的元器件、互連線，甚至機械部件。因此，已具有了由集成電路(IC)向系統(tǒng)集成（IS）發(fā)展的條件。

發(fā)表于：2011/7/6

基于PC和FPGA的運動控制系統(tǒng)

針對運動控制系統(tǒng)對高速度與高精度的要求，基于二次插補原理及最小偏差插補法，提出一種以PC機為主控制器、FPGA為從控制器的主從式運動控制系統(tǒng)的設(shè)計。主控制器的功能是對系統(tǒng)運行過程進行控制規(guī)劃和粗插補；從控制器的功能是對加工進行精插補和執(zhí)行速度控制。該系統(tǒng)在Matlab環(huán)境下進行了插補仿真，并在兩軸數(shù)控雕刻床上進行了加工測試，驗證了系統(tǒng)的可靠性與高精度。加工精度可達0.01 mm,為高精度、高速插補數(shù)控系統(tǒng)提供了有效的解決方案。

發(fā)表于：2011/7/5

基于SoPC的二維IDCT分布式算法的IP核研究

研究基于SoPC的視頻解碼系統(tǒng)中二維IDCT 硬件設(shè)計與實現(xiàn)。針對二維IDCT的運算量大、乘法運算多，導(dǎo)致占用FPGA資源多和系統(tǒng)速度慢等問題，其設(shè)計采用一維IDCT復(fù)用，研究分布式算法實現(xiàn)乘法累加，并使用偏移二進制編碼來減小其查找表大小，其直接占用FPGA邏輯單元內(nèi)的查找表LUT,沒有寄存器或內(nèi)置RAM。綜合結(jié)果表明,芯片占用資源少、訪問速度快，其最高可綜合工作頻率達到140.39 MHz。此外，基于Avalon總線接口實現(xiàn)二維IDCT IP核的SoPC Builder系統(tǒng)構(gòu)建，在以Nios II處理器為核心SoPC視頻解碼系統(tǒng)中測試,結(jié)果表明,該IP核能提高視頻解碼速度20%以上，很大程度上增強了解碼的實時性。

發(fā)表于：2011/7/5

Rick Hamada接替Roy Vallee擔(dān)任安富利首席執(zhí)行官

全球領(lǐng)先的技術(shù)分銷商安富利公司(NYSE: AVT)今日宣布 Rick Hamada 接替 Roy Vallee 成為公司新任首席執(zhí)行官（CEO），而Vallee將繼續(xù)擔(dān)任安富利公司董事會的執(zhí)行主席。此次調(diào)整曾于2011年2月14日宣布，并于安富利2012財年開始起生效。本次變動為安富利歷經(jīng)數(shù)年的首席執(zhí)行官繼任計劃立下里程碑。此前，Hamada自2006年7月起一直擔(dān)任公司的首席運營官（COO）。

發(fā)表于：2011/7/5

基于FPGA和DSP的雷達模目信號設(shè)計

　本文介紹了一種模目信號設(shè)計方法，利用FPGA產(chǎn)生時序及控制，DSP實時計算所需要的回波，從而實現(xiàn)對雷達目標回波的模擬，這樣可以在沒有陣面數(shù)據(jù)的情況下，使信號處理分系統(tǒng)調(diào)試能夠正常進行，從而不影響科研進度，做到有問題早發(fā)現(xiàn)。

發(fā)表于：2011/7/5

SOPC基礎(chǔ)上的數(shù)據(jù)采集系統(tǒng)設(shè)計

本文介紹了基于SOPC的多通道數(shù)據(jù)采集系統(tǒng)設(shè)計，可以對多種關(guān)心的環(huán)境參數(shù)進行采集并研究其特性。利用MicroBlaze微處理器搭建數(shù)據(jù)此采集與存儲的嵌入式可編程片上系統(tǒng)，可以由單個芯片完成整個系統(tǒng)的主要邏輯功能。便于系統(tǒng)實現(xiàn)小型化，集成化。

發(fā)表于：2011/7/5

基于DSP+CPLD的智能LED設(shè)計

該系統(tǒng)應(yīng)用于智能變壓器系統(tǒng)中，可多個通道同步采集，轉(zhuǎn)換精度高。經(jīng)實驗驗證，信號采集模塊的實時性和精度上都取得良好的效果，且工作穩(wěn)定可靠。該系統(tǒng)采用高速14位并行A/D轉(zhuǎn)換器，簡化了接口設(shè)計，提高了讀取速度以及數(shù)據(jù)處理速度。通過CPLD實現(xiàn)各種復(fù)雜控制信號，通過改變XF引腳的電平，可以將外擴SRAM、Flash映射到數(shù)據(jù)空間或程序空間。DSP芯片通過CPLD芯片連接高精度數(shù)據(jù)采集芯片MAX125實現(xiàn)信號的多路高速同步實時數(shù)據(jù)采集，抗干擾能力強，并利用FFT算法準確計算出電網(wǎng)諧波因數(shù)、功率角、介損角。

發(fā)表于：2011/7/5

高性能32位移位寄存器單元的設(shè)計

通過verilog的行為仿真及starsim的時序仿真顯示，性能完全符合要求。對比INTELX86指令集中移位類指令標準執(zhí)行周期為4～7個機器周期，本設(shè)計移位類指令平均執(zhí)行時間為2個指令周期，因此大大提高了移位類指令執(zhí)行效率。移位寄存器作為CPU中執(zhí)行單元的專用硬件，其性能的好壞直接影響到CPU處理移位類指令的速度和效率。本文采用的矩陣-樹狀結(jié)構(gòu)移位寄存器，配合指令預(yù)處理技術(shù)，能有效實現(xiàn)32位數(shù)據(jù)的移位操作，并兼容INTELX86系列的所有移位類指令還可作為通用硬件方便地移植到其他指令級別的CPU設(shè)計之中。

發(fā)表于：2011/7/5