HDL的可综合设计简介
所屬分類：教程|讲义
上傳者：serena
標(biāo)簽： HDL 组合逻辑
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文檔介紹： 本文简单探讨了verilog HDL设计中的可综合性问题，适合HDL初学者阅读 　　用组合逻辑实现的电路和用时序逻辑实现的 　　电路要分配到不同的进程中。 　　不要使用枚举类型的属性。 　　Integer应加范围限制。 　　 通常的可综合代码应该是同步设计。 　　避免门级描述，除非在关键路径中。
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