基于FPGA的ZUC算法快速實現研究
所屬分類：技術論文
上傳者：wwei
文檔大?。?span>3685 K
標簽： 序列密碼 祖沖之算法 優(yōu)化設計
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文檔介紹：祖沖之（ZUC）算法是我國自主研發(fā)的商用序列密碼算法，已被應用于服務器實時運算和大數據處理等復雜需求場景，ZUC的高速實現對于其應用推廣具有重要的實用意義。基于此，針對ZUC適用環(huán)境的FPGA實現高性能要求，通過優(yōu)化模乘、模加等核心運算，并采用流水化結構設計，在FPGA硬件平臺上實現了ZUC算法。實驗結果表明，ZUC算法核的數據吞吐量可達10.4 Gb/s，與現有研究成果相比，降低了關鍵路徑的延遲，提升了算法工作頻率，在吞吐量和硬件資源消耗方面實現了良好的平衡，為ZUC算法的高性能實現提供了新的解決方案。
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