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基于AXI4總線的紅外圖像處理系統(tǒng)設(shè)計[嵌入式技術(shù)][其他]

為了提升紅外熱像儀圖像處理系統(tǒng)中數(shù)據(jù)處理模塊訪問DDR存儲器的帶寬效率與系統(tǒng)可靠性，采用Xilinx Kintex-7系列FPGA設(shè)計了一種基于AXI4總線的DDR存儲器訪問方案，實現(xiàn)了AXI4總線的用戶接口設(shè)計，完成了對DDR存儲器的多端口實時訪問控制需求。測試結(jié)果證明了設(shè)計的可行性，接口符合AXI4總線協(xié)議規(guī)定，使紅外圖像處理系統(tǒng)中數(shù)據(jù)模塊對DDR的讀寫帶寬與效率達到一個較高的水平。

發(fā)表于：8/25/2023

基于AXI總線復(fù)用的DMA數(shù)據(jù)傳輸結(jié)構(gòu)設(shè)計[嵌入式技術(shù)][工業(yè)自動化]

常規(guī)多通道DMA數(shù)據(jù)傳輸結(jié)構(gòu)應(yīng)用在多傳感器接入式人工智能平臺時，隨著傳感器類型和數(shù)量的增加，在通道協(xié)議轉(zhuǎn)換、AXI總線擴展過程中會消耗大量的FPGA邏輯和存儲資源，容易產(chǎn)生邏輯擁塞，增加工具布線難度。與此同時，封閉式的AXI系統(tǒng)缺乏對通道差異控制的靈活性，難以適應(yīng)人工智能平臺多模式數(shù)據(jù)傳輸需求。因此，設(shè)計了一種AXI總線復(fù)用方式的DMA數(shù)據(jù)傳輸結(jié)構(gòu)，該設(shè)計可以極大地縮減AXI總線數(shù)量，降低FPGA資源消耗和工具布線用時，方便地引入附加邏輯實現(xiàn)多模式DMA數(shù)據(jù)傳輸，為人工智能平臺提供靈活高效的多源數(shù)據(jù)獲取機制。

發(fā)表于：8/25/2023

一種串聯(lián)機械臂多軸同步控制方法的研究與實現(xiàn)[嵌入式技術(shù)][工業(yè)自動化]

以機械臂為代表的工業(yè)設(shè)備，直接影響著制造業(yè)生產(chǎn)水平。在噴漆、焊接等生產(chǎn)場景下，人們希望機械臂的末端軌跡符合預(yù)期。由于工況及受到干擾的影響不完全相同，機械臂各關(guān)節(jié)的單軸跟蹤性能很難保持一致，此時便需要進行多軸同步控制，以便多個電機同步配合完成工作，確保末端軌跡精度滿足要求。在分析三維軌跡誤差后，根據(jù)串聯(lián)機械臂的運動學(xué)特征，基于偏差耦合結(jié)構(gòu)，得出各關(guān)節(jié)軸的同步修正量，并在基于Xilinx ZYNQ的六軸機械臂實驗平臺上通過對比實驗的方式檢驗了該方法的工作效果。

發(fā)表于：8/25/2023

基于多核DSP上下文環(huán)境備份與恢復(fù)方案的設(shè)計與實現(xiàn)*[嵌入式技術(shù)][其他]

在軟件定義計算體系架構(gòu)中，DSP作為一種常用的硬件資源，勢必向虛擬化發(fā)展，以便最大化發(fā)揮其效能。提出了一種多核DSP上下文環(huán)境的備份與恢復(fù)的方案，以核0為控制核心，通過合理地內(nèi)存分配以及讀寫操作，完成對其余核心在計算過程中的各狀態(tài)，如寄存器狀態(tài)、堆棧狀態(tài)、數(shù)據(jù)狀態(tài)以及程序狀態(tài)的保存與寫回，實現(xiàn)了其從計算任務(wù)M切換到計算任務(wù)N，待N完成后再切換回M繼續(xù)執(zhí)行的功能；使用TI公司66AK2H14對方案作測試，驗證了其可行性。該方案對多核DSP硬件資源的靈活應(yīng)用提供了實際的方法和經(jīng)驗。

發(fā)表于：8/25/2023

二維側(cè)視型聲學(xué)多普勒流速儀的設(shè)計[模擬設(shè)計][其他]

為了獲得淺水或斷面處的二維流速分布，擴展超聲波測量的應(yīng)用范圍，設(shè)計了二維側(cè)視型聲學(xué)多普勒流速儀。采用5 MHz高頻超聲波進行測量，并設(shè)計了獨特的探頭結(jié)構(gòu)，避免對測流場產(chǎn)生干擾?；诙嗥绽招?yīng)的基本原理，采用復(fù)自相關(guān)算法進行頻率估計，解算出超聲波換能器的徑向流速，通過變換矩陣得到二維流速。實測結(jié)果表明，所設(shè)計的二維側(cè)視型聲學(xué)多普勒流速儀能有效測量出采樣體的二維流速，測量標準差分別為0.028 m/s和0.009 m/s，具有一定的實用價值。

發(fā)表于：8/25/2023

基于側(cè)向菲涅爾透鏡耦合的光纖漏水傳感器設(shè)計*[模擬設(shè)計][其他]

針對現(xiàn)有準分布式液漏監(jiān)測光纖傳感器光源耦合效率低、傳導(dǎo)進光纖模式少等問題，設(shè)計了一種側(cè)向耦合的光纖漏水傳感器，其由菲涅爾透鏡及光纖傳感帶構(gòu)成。通過Zemax軟件進行仿真分析，設(shè)計并加工特定菲涅爾透鏡，使光纖傳感器中所用光源能更好地匯聚。通過實驗對比有無透鏡時LED的耦合功率，結(jié)果表明有透鏡的情況下光耦合進光纖的功率可提高40%且其他傳感性能不受影響，所設(shè)計的菲涅爾透鏡能夠?qū)庠催M行高效率的耦合，在傳感帶長度相同時可有效提高分辨率。

發(fā)表于：8/25/2023

基于磁-熱耦合的揚聲器溫度場仿真研究[其他][其他]

動圈揚聲器在大信號驅(qū)動時因音圈發(fā)熱嚴重，會出現(xiàn)音圈斷路、短路和脫膠等熱損壞問題，進而導(dǎo)致?lián)P聲器單元損壞。通過建立一款動圈揚聲器單元的三維有限元模型，進行了基于多物理場耦合的大信號驅(qū)動下的揚聲器單元穩(wěn)態(tài)溫度場與應(yīng)力場仿真，并通過試驗對仿真結(jié)果進行了驗證。結(jié)果表明：在恒壓功放的作用下，揚聲器單元整體溫度隨音圈電流頻率增大出現(xiàn)先增大后減小的現(xiàn)象，揚聲器單元的溫度在額定阻抗點處達到峰值，等效應(yīng)力集中在音圈骨架與定心支片、振膜連接處，會因為高溫引發(fā)熱故障；同時分析了音圈出現(xiàn)熱損壞時對揚聲器單元暫態(tài)溫度場的影響。該結(jié)果可為動圈揚聲器的溫度監(jiān)測和失效分析提供參考。

發(fā)表于：8/25/2023

一種多教師模型知識蒸餾深度神經(jīng)網(wǎng)絡(luò)模型壓縮算法[人工智能][通信網(wǎng)絡(luò)]

為了能將龐大的深度學(xué)習(xí)模型壓縮后部署到算力和存儲能力有限的設(shè)備中時盡可能減小精度損失，對知識蒸餾模型壓縮方法進行研究，提出了一種改進后帶篩選的多教師模型知識蒸餾壓縮算法。利用多教師模型的集成優(yōu)勢，以各教師模型的預(yù)測交叉熵為篩選的量化標準篩選出表現(xiàn)更好的教師模型對學(xué)生進行指導(dǎo)，并讓學(xué)生模型從教師模型的特征層開始提取信息，同時讓表現(xiàn)更好的教師模型在指導(dǎo)中更具有話語權(quán)。在CIFAR100數(shù)據(jù)集上的VGG13等分類模型實驗結(jié)果表明，與其他壓縮算法相比在最終得到的學(xué)生模型大小相同的情況下，精度上有著更好的表現(xiàn)。

發(fā)表于：8/25/2023

復(fù)雜環(huán)境下輕量化口罩佩戴檢測算法研究[其他][醫(yī)療電子]

針對目前YOLOv4算法巨大的運算量難以滿足實時性要求高的口罩佩戴檢測系統(tǒng)，提出了一種輕量化檢測算法（Light-YOLOv4）。將融合ECA注意力機制的GhostNet網(wǎng)絡(luò)替換YOLOv4的主干網(wǎng)絡(luò)減少參數(shù)量；借鑒空洞卷積和SPPF提出了ASPPFCSPC結(jié)構(gòu)有效增大感受野；針對目標過于密集而產(chǎn)生重疊問題，增加了RepBox損失函數(shù)，使不同目標的預(yù)測框相互遠離從而減少漏檢。實驗表明，Light-YOLOv4算法mAP為94.2%，F(xiàn)PS為46.3幀，模型大小為95 MB，相較于YOLOv4的mAP值僅降低了1.1%，檢測速率提高了51.8%，參數(shù)量減少了70.0%，模型大小減少了61.1%，對低性能檢測設(shè)備很友好。

發(fā)表于：8/25/2023

基于PKS體系的終端功能場景驗證方法研究[通信與網(wǎng)絡(luò)][信創(chuàng)產(chǎn)業(yè)]

目前國產(chǎn)終端正逐漸成為中國終端市場的主流，而基于PKS（飛騰Phytium+麒麟Kylin+安全Security）體系的終端產(chǎn)品作為國產(chǎn)主力軍，承擔著更重要的使命，迫切需要加快優(yōu)化的速度，滿足國內(nèi)各行業(yè)用戶群體日益增長的需求。在功能單點驗證方法的基礎(chǔ)上從用戶的角度出發(fā)，預(yù)測用戶功能使用場景，創(chuàng)新性地提出了基于PKS體系的終端功能場景驗證方法，通過對比分析兩種方法對3種國產(chǎn)終端的驗證數(shù)據(jù)，證明功能場景驗證方法發(fā)現(xiàn)問題的效率和價值都比傳統(tǒng)的功能單點驗證方法更優(yōu)，能促進國產(chǎn)終端的持續(xù)優(yōu)化，為國產(chǎn)終端驗證體系提供新的思路。

發(fā)表于：8/25/2023

一種基于Quantus-reduce加速模擬仿真驗證分析的解決方案[電子元件][其他]

隨著半導(dǎo)體技術(shù)的進步，芯片的設(shè)計規(guī)模不斷擴大，這使得電路設(shè)計需要考慮的寄生效應(yīng)更加復(fù)雜，電路的后仿真工作也變得更加繁重。介紹了如何應(yīng)用Cadence公司的寄生抽取工具Quantus進行post-layout寄生抽取，利用Quantus的Standalone Reduction （簡稱Qreduce）功能對后仿網(wǎng)表進行精簡，以達到縮減網(wǎng)表的規(guī)模，提高仿真速度的目的。Cadence的Qreduce功能是通過數(shù)學(xué)的運算，將RC網(wǎng)絡(luò)進行等效運算，以減少節(jié)點，從而達到縮減網(wǎng)表的規(guī)模，但同時保證了不會對精度造成比較大的損失。從后仿網(wǎng)表的縮減程度、仿真精度的影響、仿真速度以及內(nèi)存消耗等方面進行論述，給出關(guān)鍵對比指標。

發(fā)表于：8/25/2023

使用Xcelium Machine Learning技術(shù)加速驗證覆蓋率收斂[電子元件][消費電子]

隨著設(shè)計越來越復(fù)雜，受約束的隨機化驗證方法已成為驗證的主流方法。一般地，驗證激勵做到不違反spec描述條件下盡量隨機，這樣驗證能跑到的空間才更充分。但是，這給功能覆蓋率收斂帶來極大挑戰(zhàn)，為解決這一難題，Cadence率先推出了仿真器的機器學(xué)習(xí)功能——Xcelium Machine Learning，采用機器學(xué)習(xí)技術(shù)讓功能覆蓋率快速收斂，大大提高驗證仿真效率。介紹了Xcelium Machine Learning的使用流程，并給出在相同模擬（simulation）驗證環(huán)境下應(yīng)用Machine Learning前后情況對比。最后Machine Learning在模擬（simulation）驗證中的應(yīng)用前景進行了展望。

發(fā)表于：8/25/2023

基于Cadence Integrity 3D-IC的異構(gòu)集成封裝系統(tǒng)級LVS檢查[電子元件][消費電子]

隨著硅工藝尺寸發(fā)展到單納米水平，摩爾定律的延續(xù)越來越困難。2D Flip-Chip、2.5D、3D等異構(gòu)集成的先進封裝解決方案將繼續(xù)滿足小型化、高性能、低成本的市場需求，成為延續(xù)摩爾定律的主要方向。但它也提出了新的挑戰(zhàn)，特別是對于系統(tǒng)級的LVS檢查。采用Cadence Integrity 3D-IC平臺工具，針對不同類型的先進封裝，進行了系統(tǒng)級LVS檢查驗證，充分驗證了該工具的有效性和實用性，保證了異構(gòu)集成封裝系統(tǒng)解決方案的可靠性。

發(fā)表于：8/25/2023

Concurrent Multi-die Optimization物理實現(xiàn)方案的應(yīng)用[電子元件][其他]

隨著芯片制造工藝不斷接近物理極限，使用多die堆疊的3DIC Chiplets設(shè)計已經(jīng)成為延續(xù)摩爾定律的最佳途徑之一。Integrity 3D-IC平臺將設(shè)計規(guī)劃、物理實現(xiàn)和系統(tǒng)分析統(tǒng)一集成于單個管理界面中，為3D設(shè)計提供了系統(tǒng)完善的解決方案。其中傳統(tǒng)的die-by-die流程在3D結(jié)構(gòu)建立后分別對兩個die進行2D物理實現(xiàn)，同時工具也開發(fā)了多die協(xié)同（concurrent multidie）的物理實現(xiàn)流程，并行式進行多顆die的布局布線。此工作在實際項目中，使用Cadence Integrity 3D-IC 工具，針對性地建立concurrent multidie的流程，將兩顆die在同一個設(shè)計中實現(xiàn)并行擺放、3D結(jié)構(gòu)單元（Hybrid Bonding bump）的位置優(yōu)化、時鐘樹綜合和繞線。協(xié)同優(yōu)化的3D物理實現(xiàn)方案相比于die-by-die方案在設(shè)計整體結(jié)果上有更好的表現(xiàn)。

發(fā)表于：8/25/2023

DDR5仿真精度研究及在內(nèi)存升級中的應(yīng)用[電子元件][消費電子]

使用Cadence公司的SystemSI對DDR信號通道進行整體仿真，同時，借助一博科技自研的Interposer夾具進行測試，經(jīng)過多次的仿真測試擬合，所介紹的DDR仿真測試方法可以達到較高的精度。隨著對內(nèi)存帶寬的需求不斷提升，作為當前主流的DDR4局限性日益明顯，通過具體案例說明了DDR5信號完整性提升的具體技術(shù)，并通過仿真對比，展示了DDR5在內(nèi)存升級過程中的優(yōu)勢。

發(fā)表于：8/25/2023