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基于CPLD的CCD驅(qū)動(dòng)電路自動(dòng)增益調(diào)整

基于CPLD的CCD驅(qū)動(dòng)電路自動(dòng)增益調(diào)整,ccd（chargecoupledevice）是一種電荷藕合式光電轉(zhuǎn)換器件。在物體位移測(cè)量系統(tǒng)中,常常以ccd作為位移傳感器。當(dāng)一束曝光器發(fā)出的激光照射到被測(cè)物體上并發(fā)生漫反射時(shí),反射光將經(jīng)透鏡聚焦后成像在ccd上,以使ccd光敏單

發(fā)表于：1/17/2011

利用FPGA來實(shí)現(xiàn)RC6算法的設(shè)計(jì)與研究

利用FPGA來實(shí)現(xiàn)RC6算法的設(shè)計(jì)與研究,引言RC6是作為AES(AdvancedEncryptionStandard)的候選算法提交給NIST(美國(guó)國(guó)家標(biāo)準(zhǔn)局)的一種新的分組密碼。它是在RC5的基礎(chǔ)上設(shè)計(jì)的，以更好地符合AES的要求，且提高了安全性，增強(qiáng)了性能。根據(jù)AES的要求，一

發(fā)表于：1/17/2011

高速DSP系統(tǒng)PCB板的可靠性設(shè)計(jì)分析

文章標(biāo)題：高速DSP系統(tǒng)PCB板的可靠性設(shè)計(jì)分析。中國(guó)IT實(shí)驗(yàn)室嵌入式開發(fā)頻道提供最全面的嵌入式開發(fā)培訓(xùn)及行業(yè)的信息、技術(shù)以及相關(guān)資料的下載.

發(fā)表于：1/17/2011

TURBO51嵌入式微處理器功能驗(yàn)證

TURBO51的工程背景是TURBO51嵌入式微處理器結(jié)構(gòu)設(shè)計(jì)上采取經(jīng)時(shí)間考驗(yàn)過的32位機(jī)主流系統(tǒng)結(jié)構(gòu)，在嚴(yán)格保證對(duì)8051指令集兼容的前提下，通過重新定義其處理器核的系統(tǒng)結(jié)構(gòu)來挖掘處理器結(jié)構(gòu)上的并行性實(shí)現(xiàn)

發(fā)表于：1/17/2011

用LatticeXP FPGA 橋接吉比特媒體獨(dú)立接口

LatticeXP將低成本的FPGA結(jié)構(gòu)和非易失、可無限重構(gòu)的ispXP（eXpanded Programmability：拓展了的可編程性）技術(shù)結(jié)合起來，能實(shí)現(xiàn)瞬時(shí)上電和單芯片應(yīng)用，還具備出色的安全性。LatticeXP提供了一種用于替代基于SRAM的FPGA和與之相關(guān)的引導(dǎo)存儲(chǔ)器的低成本選擇方案。由于新的LatticeXP器件采用了130納米閃存硅處理工藝、優(yōu)化的器件結(jié)構(gòu)和專有的電路設(shè)計(jì)，其芯片尺寸比萊迪思過去的非易失FPGA降低了80%以上。

發(fā)表于：1/16/2011

USB OTG的IP Core設(shè)計(jì)與FPGA驗(yàn)證

由于USB總線是主從式結(jié)構(gòu)，且設(shè)備的主從特性在設(shè)備設(shè)計(jì)時(shí)就已經(jīng)固定，這樣就很不利于設(shè)備間點(diǎn)對(duì)點(diǎn)的數(shù)據(jù)傳輸。這種以計(jì)算機(jī)為核心的數(shù)據(jù)傳輸結(jié)構(gòu)，非常不利于USB總線在嵌入式行業(yè)的應(yīng)用，因?yàn)檫@些設(shè)備一般都要求具有與計(jì)算機(jī)通信的USB設(shè)備功能，同時(shí)也要求具有連接其他USB設(shè)備的主機(jī)功能。為了解決這一問題，USB OTG規(guī)范作為USB2．O規(guī)范的補(bǔ)充出臺(tái)了。本文介紹一款USB OTG IP核的設(shè)計(jì)與實(shí)現(xiàn)，該設(shè)備控制器可作為IP核用于SoC系統(tǒng)中，完成與主機(jī)控制器的通信，并能與普通的USB從設(shè)備進(jìn)行通信。

發(fā)表于：1/16/2011

基于FPGA的∑-Δ D/A轉(zhuǎn)換器的設(shè)計(jì)與實(shí)現(xiàn)

數(shù)模轉(zhuǎn)換器可以將一個(gè)二進(jìn)制數(shù)字量轉(zhuǎn)換成與該數(shù)字量成正比的電壓值，可應(yīng)用于可編程電壓源、波形發(fā)生器等。本文采用數(shù)字化技術(shù)，用FPGA實(shí)現(xiàn)了一個(gè)簡(jiǎn)單的一階8位∑-Δ 型DAC，只占用幾個(gè)CLB。FPGA的速度和柔性的輸出結(jié)構(gòu)非常適合該DAC的實(shí)現(xiàn)。

發(fā)表于：1/16/2011

基于FPGA的光電抗干擾電路設(shè)計(jì)方案

光電靶的基本原理是：當(dāng)光幕內(nèi)的光通量發(fā)生足夠大的變化時(shí)，光電傳感器會(huì)響應(yīng)這種變化而產(chǎn)生電信號(hào)。這就是說，一些非彈丸物體在穿過光幕時(shí)也會(huì)使得光幕內(nèi)光通量發(fā)生變化以至光電傳感器產(chǎn)生電信號(hào)。從原理上，這種現(xiàn)象并非異常，而對(duì)測(cè)試來講則屬于干擾。在具體靶場(chǎng)測(cè)試中，當(dāng)干擾嚴(yán)重時(shí)會(huì)導(dǎo)致測(cè)試根本無法進(jìn)行。因此，如何排除干擾，保證系統(tǒng)的正常運(yùn)行，是一個(gè)必須解決的問題。

發(fā)表于：1/16/2011

基于并行流水線結(jié)構(gòu)的可重配FIR濾波器的FPGA實(shí)現(xiàn)

在用FPGA或?qū)Ｓ眉呻娐穼?shí)現(xiàn)數(shù)字信號(hào)處理算法時(shí)，計(jì)算速度和芯片面積是兩個(gè)相互制約的主要問題。實(shí)際應(yīng)用FIR濾波器時(shí)，要獲得良好的濾波效果，濾波器的階數(shù)可能會(huì)顯著增加，有時(shí)可能會(huì)多達(dá)幾百階。因此，有必要在性能和實(shí)現(xiàn)復(fù)雜性之間做出選擇，也就是選擇不同的濾波器實(shí)現(xiàn)結(jié)構(gòu)。這里運(yùn)用并行流水線結(jié)構(gòu)來實(shí)現(xiàn)速度和硬件面積之間的互換和折衷。

發(fā)表于：1/16/2011

基于FPGA的SoftSerdes設(shè)計(jì)與實(shí)現(xiàn)

串行I／O技術(shù)所需的時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)技術(shù)和CDR技術(shù)所需的模擬鎖相環(huán)(PLL)通常會(huì)降低電路性能。為此，文中給出了一種基于FPGA的新型全數(shù)字串／并轉(zhuǎn)換設(shè)計(jì)方案。

發(fā)表于：1/16/2011

FPGA實(shí)現(xiàn)FIR抽取濾波器的設(shè)計(jì)

采用基于分布式算法思想的方法來設(shè)計(jì)FIR濾波器，利用FDAt001設(shè)計(jì)系統(tǒng)參數(shù)，計(jì)算濾波器系數(shù)，同時(shí)為了要滿足系統(tǒng)要求考慮系數(shù)的位數(shù)。根據(jù)FIR數(shù)字濾波器結(jié)構(gòu)，對(duì)FIR數(shù)字濾波器的FPGA實(shí)現(xiàn)方法進(jìn)行分析。

發(fā)表于：1/15/2011

FPGA軟件無線電

軟件無線電技術(shù)給正在開發(fā)無線電架構(gòu)的工程師帶來力量。編程中頻（IF）帶寬、調(diào)制、編碼模式和其他無線電功能的能力廣泛引起注意的。除了提供所有這些靈活性外，軟件無線電必須改善靈敏度，動(dòng)態(tài)范圍和鄰信道抑制性能。軟件無線電仍然是無線電，但它必須被比正在替代的通常無線電執(zhí)行的更好。

發(fā)表于：1/14/2011

一種基于FPGA的驅(qū)動(dòng)接口電路的設(shè)計(jì)

針對(duì)在自動(dòng)控制系統(tǒng)設(shè)計(jì)領(lǐng)域和通信領(lǐng)域中有著廣泛運(yùn)用的AD7862芯片, 介紹了一種基于FPGA 的驅(qū)動(dòng)接口電路的設(shè)計(jì)。闡述了AD7862的特點(diǎn)及基本功能, 以及基于這些功能特點(diǎn)的驅(qū)動(dòng)時(shí)序, 并以此時(shí)序?yàn)榛A(chǔ)在FPGA 芯片中實(shí)現(xiàn)了AD7862 的驅(qū)動(dòng)電路。給出了主要的VHDL代碼以及最終的仿真測(cè)試結(jié)果, 實(shí)現(xiàn)了對(duì)AD7862芯片的穩(wěn)定可靠驅(qū)動(dòng), 同時(shí)也驗(yàn)證了所設(shè)計(jì)驅(qū)動(dòng)電路的正確性。

發(fā)表于：1/14/2011

TI評(píng)估用于系統(tǒng)級(jí)芯片集成的各種處理技術(shù)方案

帶有多個(gè)處理單元的SoC器件目前是產(chǎn)品設(shè)計(jì)鏈上的重要一環(huán)。本文綜合各種因素評(píng)估了不同處理單元的優(yōu)缺點(diǎn)，并通過衛(wèi)星無線電接收器的設(shè)計(jì)實(shí)例幫助開發(fā)人員理解SoC所涉及處理任務(wù)之間的復(fù)雜平衡并有效掌握系統(tǒng)功能的劃

發(fā)表于：1/12/2011

Cadence為復(fù)雜的FPGA/ASIC設(shè)計(jì)提高驗(yàn)證效率

全球電子設(shè)計(jì)創(chuàng)新企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司，日前宣布在幫助ASIC與FPGA設(shè)計(jì)者們提高驗(yàn)證效率方面取得最新重大進(jìn)展。加上對(duì)最新AccelleraUniversalVerificationMethodology(UVM)1.0業(yè)界標(biāo)準(zhǔn)的全面支持，600多種新功能擴(kuò)展了指標(biāo)驅(qū)動(dòng)型驗(yàn)證（MDV）的范圍，幫助工程師實(shí)現(xiàn)更快、更全面的驗(yàn)證閉合與硅實(shí)現(xiàn)。

發(fā)表于：1/12/2011