頭條 基于FPGA的視頻處理硬件平臺設(shè)計與實(shí)現(xiàn) 為了滿足機(jī)載顯示器畫面顯示多元化的要求,提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù),該技術(shù)以FPGA為核心,搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路,可實(shí)現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號,并且與數(shù)字圖像信號疊加顯示,具有很強(qiáng)的通用性和靈活性。實(shí)驗(yàn)結(jié)果表明,視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求,具備較高的應(yīng)用價值。 最新資訊 基于FPGA的交流電測量儀的設(shè)計 根據(jù)交流采樣的原理,設(shè)計出基于FPGA開方算法,解決了實(shí)時計算電壓有效值和頻率的問題。充分發(fā)揮FPGA硬件并行計算的特性,實(shí)現(xiàn)高速運(yùn)算和可靠性的結(jié)合, 能夠較好地解決精度與速度的問題。為穩(wěn)定控制裝置快速判斷元件故障提供了充足時間,滿足電力系統(tǒng)實(shí)時性、可靠性的要求。 發(fā)表于:11/23/2010 基于FPGA的PPM調(diào)制解調(diào)系統(tǒng)設(shè)計 本文從工程應(yīng)用出發(fā),根據(jù)PPM的基本原理和數(shù)學(xué)模型,對PPM調(diào)制解調(diào)系統(tǒng)進(jìn)行了設(shè)計,并用Verilog HDL語言在Quartus上完成了系統(tǒng)仿真。 發(fā)表于:11/22/2010 基于NiosⅡ處理器的TFT-LCD圖形顯示設(shè)計 主要闡述了以Altera公司的FPGA為核心的基于NiosⅡ軟核的嵌入式LCD圖形顯示設(shè)計方法。從系統(tǒng)的角度提出在LCD上顯示圖形的設(shè)計過程,給出搭建NiosⅡ軟核的系統(tǒng)整體結(jié)構(gòu)圖,并最終實(shí)現(xiàn)了圖形以及漢字在LCD上的顯示,最后總結(jié)出利用FPGA技術(shù)實(shí)現(xiàn)LCD圖形顯示的優(yōu)勢。 發(fā)表于:11/19/2010 基于FPGA與RS422的MⅢ總線轉(zhuǎn)換板設(shè)計 O引言機(jī)載數(shù)據(jù)總線在飛機(jī)上的地位非常重要。機(jī)載總線轉(zhuǎn)換板則是為計算機(jī)與機(jī)載設(shè)備之間的連接提供的硬件基礎(chǔ)。機(jī)載設(shè)備通過總線轉(zhuǎn)換板與計算機(jī)進(jìn)行通信以收發(fā)數(shù)據(jù)。因此,用于測試系統(tǒng)的轉(zhuǎn)換板的研制與開發(fā)就成為航電發(fā)展的一個重要部分。本文介紹的MIII總線轉(zhuǎn)換板的主要功能是將機(jī)載火控設(shè)備的MIII總線數(shù)據(jù)轉(zhuǎn)換成串口數(shù)據(jù),以方便實(shí)現(xiàn)與PC機(jī)的通信,這樣,PC機(jī)就可讀取機(jī)載設(shè)備數(shù)據(jù)或發(fā)送指令以操作總線設(shè)備。該轉(zhuǎn)換卡采用Top-Down自頂向下的設(shè)計方法,并綜合嵌入式可配置微處理器技術(shù),來對系統(tǒng)進(jìn)行模塊化設(shè)計。頂層模塊則采用圖形設(shè)計方式,底層模塊由VerilogHDL語言描述,并利用QuartuslI完成仿真及綜合,然后在ALTERA公司的CycloneII系列EP2C40芯片來實(shí)現(xiàn)。此設(shè)計提升了系統(tǒng)的處理速度和穩(wěn)定性。降低了系統(tǒng)的功耗和成本。1MIII總線介紹MIII總線是某型飛機(jī)火控電子設(shè)備的專用數(shù)據(jù)通信總線,又稱第三級總線。MIII總線是單向地址、雙向數(shù)據(jù)、半雙工通信總線。MIII總線的接口邏輯信號與電信號之間的邏輯關(guān)系是:邏輯“1”對應(yīng)邏輯高電平;邏輯“0”對應(yīng)邏輯高電平。MIII總線接口信號線根據(jù)功能可分為三組,即數(shù) 發(fā)表于:11/19/2010 基于可編程狀態(tài)機(jī)的Turbo譯碼器設(shè)計 介紹了基于常變量可編程狀態(tài)機(jī)(KCPSM)的Turbo譯碼器的設(shè)計。在該設(shè)計中采用Xilinx公司的嵌入式處理器IP核作為主控單元,使譯碼器的譯碼參數(shù)可根據(jù)使用情況通過程序進(jìn)行調(diào)整,并在對硬件結(jié)構(gòu)分析的基礎(chǔ)上說明了KCPSM控制系統(tǒng)的設(shè)計方法。 發(fā)表于:11/19/2010 基于FPGA的apFFT算法實(shí)現(xiàn) 全相位頻譜分析(apFFT)是傳統(tǒng)FFT的一種改進(jìn)算法,能改善FFT的柵欄效應(yīng)和截斷效應(yīng),具有頻譜泄露少、相位不變的特性。介紹采用FPGA器件實(shí)現(xiàn)apFFT算法,精度高于模擬式測量,并且適用性強(qiáng)、成本低,所得到的QuratusII仿真結(jié)果與Matlab軟件仿真結(jié)果一致。 發(fā)表于:11/18/2010 基于FPGA+DDS的信號源設(shè)計與實(shí)現(xiàn) 采用DDS+FPGA+DAC數(shù)字信號激勵器硬件電路和數(shù)字波形合成軟件算法設(shè)計實(shí)現(xiàn)了寬帶信號源所需要的各類信號,覆蓋30 MHz~1 GHz頻段,功率達(dá)到20 W。在完成了具體的設(shè)計和實(shí)驗(yàn)后實(shí)現(xiàn)了樣機(jī)的制作,通過現(xiàn)場測試驗(yàn)證了其完全滿足應(yīng)用需求。 發(fā)表于:11/18/2010 基于NiosⅡ軟核處理器的電機(jī)調(diào)速控制系統(tǒng) 0引言以往的直流電機(jī)調(diào)速系統(tǒng)通常采用單片機(jī)或DSP進(jìn)行控制,而單片機(jī)需要使用大量的外圍電路,且系統(tǒng)的可升級性差,如更換控制器,往往要對整個軟硬件進(jìn)行重新設(shè)計,可重用性不高。而采用DSP作為主要控制器,如果碰到處理多任務(wù)系統(tǒng)時,一片DSP不能勝任,這時就需要再擴(kuò)展一片DSP或者FPGA芯片來輔助控制,從而實(shí)行雙芯片控制模式。但這樣做,既增加了兩個處理器之間同步和通信的負(fù)擔(dān),又使系統(tǒng)實(shí)時性變壞,延長系統(tǒng)開發(fā)時間?;谝陨洗祟悊栴},本文提出了采用Altera公司推出的NiosⅡ軟核來控制直流電機(jī)調(diào)速系統(tǒng),它的好處在于Ni-osⅡ?qū)儆谲浐颂幚砥?,可以直接通過軟件形式擴(kuò)展成雙核乃至多核,無需外加芯片;再者NiosⅡ軟核處理器和所有外圍電路可以集成到一片F(xiàn)PGA芯片上來實(shí)現(xiàn)整個直流電機(jī)控制系統(tǒng),這樣無疑大大減小了控制器體積和重量,設(shè)計人員也可以在短時間內(nèi)完成整個系統(tǒng)的制作,提高了工作效率。本文利用Altera公司的FPGA芯片EP2C35F672C6作為系統(tǒng)控制器,采用數(shù)字PID算法對直流電機(jī)進(jìn)行PWM閉環(huán)調(diào)速控制。并且利用硬件描述語言(VHDL)自行設(shè)計、生成PWM模塊和測速模塊,最后通過實(shí)驗(yàn)驗(yàn)證了該系統(tǒng)的可行性。1系 發(fā)表于:11/18/2010 一種基于FPGA的正弦波信號發(fā)生器的設(shè)計 摘要:現(xiàn)代測試領(lǐng)城中,經(jīng)常需要信號發(fā)生器提供多種多樣的的測試信號去檢驗(yàn)實(shí)際電路中存在的設(shè)計問題。傳統(tǒng)的信號發(fā)生器多采用模擬電路搭建。以正弦波信號發(fā)生器為例,結(jié)合DDS直接數(shù)字合成技術(shù),基于FPGA設(shè)計其他外圍 發(fā)表于:11/18/2010 Synopsys和中芯國際合作推出65nm到40nm的SoC設(shè)計解決方案 該解決方案將Synopsys豐富的DesignWare®接口、模擬IP產(chǎn)品組合和其他基礎(chǔ)性IP,通過可調(diào)參考流程與Galaxy?實(shí)施平臺集成在一起。兩家公司也已開始致力于40-nm設(shè)計解決方案?;陔p方65-nm和40-nm的合作協(xié)議中芯國際已將Synopsys列為首選供應(yīng)商以提供設(shè)計實(shí)施軟件和由數(shù)字控制器、物理層(PHY)和模擬IP組成的各種IP解決方案。 發(fā)表于:11/17/2010 ?…448449450451452453454455456457…?