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基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

基于FPGA的視頻處理硬件平臺(tái)設(shè)計(jì)與實(shí)現(xiàn)

為了滿足機(jī)載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號(hào)轉(zhuǎn)換電路等外圍電路，可實(shí)現(xiàn)XGA與PAL模擬視頻信號(hào)轉(zhuǎn)換為RGB數(shù)字視頻信號(hào)，并且與數(shù)字圖像信號(hào)疊加顯示，具有很強(qiáng)的通用性和靈活性。實(shí)驗(yàn)結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價(jià)值。

基于C8051F120和CPLD的多功能望遠(yuǎn)鏡控制系統(tǒng)設(shè)計(jì)

基于C8051F120和大規(guī)模CPLD(EPM570T144)設(shè)計(jì)的多功能望遠(yuǎn)鏡大型轉(zhuǎn)臺(tái)兩軸控制系統(tǒng)，包括兩軸直流電機(jī)伺服控制器、GPS時(shí)統(tǒng)系統(tǒng)、增量式編碼器采樣讀數(shù)、PWM功能模塊、LCD顯示功能、通信功能、AD采樣功能等。功能齊全，結(jié)構(gòu)緊湊，外部接口豐富且具有保護(hù)功能，可靠性高。

發(fā)表于：11/4/2010

基于Avalon-ST接口幀讀取IP核的設(shè)計(jì)和應(yīng)用

研究基于Avalon-ST接口幀讀取的IP核設(shè)計(jì)應(yīng)用，通過Avalon-ST接口將外部存儲(chǔ)中不同格式的幀數(shù)據(jù)轉(zhuǎn)化為視頻流輸出。根據(jù)Avalon總線協(xié)議及Avalon-ST視頻協(xié)議研究設(shè)計(jì)方案，使用Verilog HDL語言對(duì)模塊進(jìn)行硬件設(shè)計(jì)，并將實(shí)現(xiàn)的模塊進(jìn)行測(cè)試。結(jié)果表明，該IP核與Altera公司提供的Frame Reader模塊相比，突破了現(xiàn)有的Frame Reader只支持緊縮格式的局限，使其功能更加完善，并且該IP核占用的資源少，工作頻率更高，性能得到了優(yōu)化，實(shí)用性更強(qiáng)。

發(fā)表于：11/3/2010

基于FPGA的LED大屏幕控制系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

基于FPGA芯片EP2CQ208C設(shè)計(jì)了一種低成本、高性能的LED大屏幕控制系統(tǒng)。結(jié)合現(xiàn)有系統(tǒng)特點(diǎn)，對(duì)SDRAM乒乓式數(shù)據(jù)緩存提出了改進(jìn)，同時(shí)提出了反γ校正與灰度級(jí)調(diào)節(jié)、顏色調(diào)節(jié)等在FPGA中的實(shí)現(xiàn)。

發(fā)表于：11/2/2010

基于FPGA的MC-CDMA基帶系統(tǒng)的實(shí)現(xiàn)

MIMO技術(shù)、多載波技術(shù)與鏈路自適應(yīng)技術(shù)是未來移動(dòng)通信系統(tǒng)最值得關(guān)注的幾種物理層技術(shù)。MIMO技術(shù)在提高系統(tǒng)頻譜利用率方面性能卓越，多載波CDMA技術(shù)則能有效地對(duì)抗頻率選擇性衰落，將MIMO技術(shù)與MC-CDMA方案相結(jié)合，構(gòu)成空域復(fù)用MC-CDMA系統(tǒng)，將在很大程度上提高系統(tǒng)的性能和容量,更有效地提高信息傳輸速率,完成基于FPGA的空域復(fù)用 MIMO MC一CDMA系統(tǒng)的基帶信號(hào)處理平臺(tái)的設(shè)計(jì)與實(shí)現(xiàn)的任務(wù)[1]。本文采用硬件仿真模型模擬MIMO信道的方法，實(shí)現(xiàn)了對(duì)系統(tǒng)的聯(lián)合調(diào)試與功能驗(yàn)證，與軟件仿真結(jié)果進(jìn)行比較，性能良好。

發(fā)表于：11/2/2010

利用混合信號(hào)FPGA和先進(jìn)的軟件工具實(shí)現(xiàn)簡(jiǎn)易系統(tǒng)設(shè)計(jì)

單芯片嵌入式處理器的設(shè)計(jì)流程需要進(jìn)行三類設(shè)計(jì)：FPGA設(shè)計(jì)、嵌入式設(shè)計(jì)和模擬設(shè)計(jì)。Actel SmartFusionTM智能混合信號(hào)FPGA是目前唯一集成了FPGA、ARM Cortex-M3處理器硬核和可編程模擬的FPGA。該器件的架構(gòu)具有清晰的功能性邊界和明確定義的接口，有助于簡(jiǎn)化設(shè)計(jì)邊界。利用創(chuàng)新的設(shè)計(jì)工具，所有設(shè)計(jì)人員都能夠并行進(jìn)行自己的設(shè)計(jì)部分，避免設(shè)計(jì)周期延長(zhǎng)與FPGA中軟核處理器的協(xié)作問題。

發(fā)表于：11/2/2010

BDTI研究認(rèn)證以DSP為核心的 FPGA 設(shè)計(jì)的高級(jí)綜合流程

以往，手寫RTL代碼在FPGA上實(shí)現(xiàn)的高強(qiáng)度應(yīng)用通常能實(shí)現(xiàn)較高的質(zhì)量，但是生產(chǎn)力不高；而用DSP處理器實(shí)現(xiàn)的應(yīng)用生產(chǎn)力雖高，但結(jié)果質(zhì)相對(duì)較差。權(quán)衡可編程DSP處理器和FPGA的使用問題時(shí)，開發(fā)時(shí)間對(duì)許多系統(tǒng)設(shè)計(jì)人員而言都是一大障礙。BDTI的評(píng)估顯示，高級(jí)綜合工具可以在很大程度上消除這一障礙，能夠簡(jiǎn)化DSP開發(fā)人員用 FPGA 實(shí)現(xiàn)設(shè)計(jì)的工作。

發(fā)表于：11/1/2010

專為可編程邏輯設(shè)計(jì)師提供的節(jié)能方案

隨著政府實(shí)行更為嚴(yán)格的功耗規(guī)定，如何進(jìn)一步降低待機(jī)功耗成為工程師設(shè)計(jì)過程中需要考慮的一個(gè)重要因素?，F(xiàn)代可編程邏輯器件動(dòng)態(tài)電流要求極低，并能在集成了一個(gè)低成本晶振后實(shí)現(xiàn)門控時(shí)鐘網(wǎng)絡(luò)，對(duì)降低電子產(chǎn)品的系統(tǒng)功耗有很大的使用價(jià)值。

發(fā)表于：11/1/2010

基于MAX7000系列CPLD的數(shù)據(jù)采集系統(tǒng)

基于MAX7000系列CPLD的數(shù)據(jù)采集系統(tǒng),CPLD是復(fù)雜的PLD，專指那些集成規(guī)模大于1000門以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成，具有門電路集成度高、可配置為多種輸入輸出形式、多時(shí)鐘驅(qū)動(dòng)、內(nèi)含ROM或FLASH(部分支持在系

發(fā)表于：11/1/2010

一種基于FPGA的復(fù)數(shù)浮點(diǎn)協(xié)方差矩陣實(shí)現(xiàn)

O引言協(xié)方差矩陣的計(jì)算是信號(hào)處理領(lǐng)域的典型運(yùn)算，是實(shí)現(xiàn)多級(jí)嵌套維納濾波器、空間譜估計(jì)、相干源...

發(fā)表于：10/29/2010

基于FPGA的高速高精度頻率測(cè)量的研究

常用的直接測(cè)頻方法在實(shí)用中有較大的局限性，其測(cè)量精度隨著被測(cè)信號(hào)頻率的下降而降低，并且對(duì)被測(cè)信號(hào)的計(jì)數(shù)要產(chǎn)生±1個(gè)數(shù)字誤差。采用等精度頻率測(cè)量方法具有測(cè)量精度，測(cè)量精度保持恒定，不隨所測(cè)信號(hào)的變化而變化.

發(fā)表于：10/29/2010