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銀湖資本完成對(duì)Altera的51%股權(quán)收購

銀湖資本完成對(duì)Altera的51%股權(quán)收購

北京時(shí)間9月15日晚間，全球 FPGA 創(chuàng)新技術(shù)領(lǐng)導(dǎo)者 Altera 宣布，全球技術(shù)投資巨頭銀湖資本（Silver Lake）已完成對(duì) Altera 51% 股權(quán)的收購，該股權(quán)原由英特爾公司持有。同時(shí)，英特爾將保留 Altera 49% 的股權(quán)，此舉也彰顯了雙方對(duì) Altera 未來良好發(fā)展充滿信心。

Altera新Cyclone IV FPGA搶占ASSP市場(chǎng)

一個(gè)新產(chǎn)品的推出，必定是有相應(yīng)的市場(chǎng)需求。例如在無線通信和智能手機(jī)領(lǐng)域, 隨著3G業(yè)務(wù)的不斷增長(zhǎng)，高清晰度圖像和視頻等需要更寬的帶寬支持，也要求成本更低，這就要求設(shè)備供應(yīng)商在已有的產(chǎn)品上，一方面提供更高的帶寬，另一方面設(shè)備的成本也需要不斷的降低。Altera公司為了滿足不斷變化的市場(chǎng)需求，推出了Cyclone IV FPGA系列，該系列延續(xù)Altera收發(fā)器技術(shù)領(lǐng)先優(yōu)勢(shì)，增加了對(duì)主流串行協(xié)議的支持，不但實(shí)現(xiàn)了低成本和低功耗，而且還提供豐富的邏輯、存儲(chǔ)器和 DSP功能。

發(fā)表于：3/22/2010

基于CPLD／FPGA的VHDL語言電路優(yōu)化設(shè)計(jì)

優(yōu)化設(shè)計(jì)是可編成邏輯設(shè)計(jì)的精華所在，如何節(jié)省所占用的面積、如何提高設(shè)計(jì)的性能是可編成邏輯設(shè)計(jì)的核心，這兩點(diǎn)往往也成為一個(gè)設(shè)計(jì)甚至項(xiàng)目成敗的關(guān)鍵因素。下面結(jié)合超聲探傷數(shù)據(jù)采集卡設(shè)計(jì)過程中，并基于Altera公司的EPM7192 CPLD芯片的編程經(jīng)歷來論述VHDL電路的優(yōu)化方法。

發(fā)表于：3/22/2010

基于DSP+FPGA的實(shí)時(shí)視頻采集系統(tǒng)設(shè)計(jì)

本系統(tǒng)的設(shè)計(jì)思路是通過模擬的視頻攝像頭來獲取視頻信號(hào)，然后采用模數(shù)轉(zhuǎn)換芯片SAA71 11A將模擬的PAL制式視頻信號(hào)轉(zhuǎn)換為YUV4：2：2的數(shù)字視頻信號(hào)。設(shè)計(jì)使用FPGA芯片EP1C6Q240C8作為協(xié)處理器，來完成視頻信號(hào)的緩存和視頻幀的合成，通過雙RAM的乒乓結(jié)構(gòu)來實(shí)現(xiàn)視頻幀的完整性，并在完成視頻數(shù)據(jù)的預(yù)處理后，將視頻數(shù)據(jù)傳入到DSP中，完成特定的視頻處理算法(如壓縮等)，最后對(duì)處理完的視頻數(shù)據(jù)進(jìn)行傳輸和存儲(chǔ)。同時(shí)，主處理器DSP還負(fù)責(zé)對(duì)視頻采集芯片進(jìn)行初始化配置。其系統(tǒng)硬件結(jié)構(gòu)如圖2所示。

發(fā)表于：3/19/2010

賽靈思針對(duì)工業(yè)影像應(yīng)用降低高性能視頻處理成本與功耗

全球可編程邏輯解決方案領(lǐng)導(dǎo)廠商賽靈思公司（Xilinx, Inc. (NASDAQ: XLNX)）在德國紐倫堡召開的 2010 年全球嵌入式展覽會(huì)（Embedded World 2010）上推出賽靈思 Spartan®-6 FPGA 工業(yè)影像目標(biāo)設(shè)計(jì)平臺(tái)，為低成本、低功耗的工業(yè)影像系統(tǒng)加速高性能視頻處理應(yīng)用開發(fā)。工業(yè)設(shè)備 OEM 廠商現(xiàn)在就可快速構(gòu)建并評(píng)估具有高清影像分辨率、專用影像傳感器接口，以及智能視頻和高級(jí)影像處理算法的可再編程影像解決方案。

發(fā)表于：3/19/2010

Altera榮膺邁瑞公司“優(yōu)秀供應(yīng)商獎(jiǎng)”

Altera公司(NASDAQ: ALTR)今天宣布，公司榮獲深圳邁瑞生物醫(yī)療電子股份有限公司 (NYSE: MR) 2009年度“優(yōu)秀供應(yīng)商獎(jiǎng)”，這是過去四年中Altera第三次獲得這一獎(jiǎng)項(xiàng)，這是對(duì)Altera為邁瑞持續(xù)優(yōu)異地提供業(yè)界一流的技術(shù)、服務(wù)和支持的認(rèn)可。

發(fā)表于：3/19/2010

基于FPGA的可加密USB存儲(chǔ)設(shè)備設(shè)計(jì)

基于FPGA的可加密USB存儲(chǔ)設(shè)備的設(shè)計(jì)過程，介紹了FPGA芯片EP1C3T100、USB接口芯片AU6983等各個(gè)模塊的功能及硬件電路設(shè)計(jì)。對(duì)AES加密算法作了詳細(xì)說明，并對(duì)硬件FPGA實(shí)現(xiàn)進(jìn)行了設(shè)計(jì)和優(yōu)化。該設(shè)備由FPGA芯片通過硬件來完成數(shù)據(jù)加密過程，由高速傳輸總線進(jìn)行數(shù)據(jù)傳輸。具有實(shí)時(shí)性好、安全性高等優(yōu)點(diǎn)。

發(fā)表于：3/19/2010

賽靈思針對(duì)工業(yè)自動(dòng)化簡(jiǎn)化實(shí)時(shí)以太網(wǎng)網(wǎng)絡(luò)開發(fā)

北京 —— 全球可編程邏輯解決方案領(lǐng)導(dǎo)廠商賽靈思公司（Xilinx, Inc. (NASDAQ: XLNX)）日前在德國紐倫堡召開的 2010 年全球嵌入式展覽會(huì)（Embedded World 2010）上推出業(yè)界首款專門針對(duì)工業(yè)自動(dòng)化系統(tǒng)設(shè)計(jì)優(yōu)化的特定市場(chǎng)目標(biāo)設(shè)計(jì)平臺(tái)。該平臺(tái)基于賽靈思低成本、低功耗 Spartan®-6 現(xiàn)場(chǎng)可編程門陣列 (FPGA)，可加速實(shí)時(shí)以太網(wǎng)網(wǎng)絡(luò)的開發(fā)，讓讓工業(yè)企業(yè)到工廠車間也能擁有高速連接和高可靠通信。

發(fā)表于：3/19/2010

二維FIR濾波器的FPGA實(shí)現(xiàn)

對(duì)二維信號(hào)實(shí)時(shí)處理涉及大量的復(fù)數(shù)運(yùn)算且對(duì)運(yùn)算速度要求很高，因此二維有限長(zhǎng)單位脈沖響應(yīng)濾波器(2D—FIR)的結(jié)構(gòu)比一維濾波器要復(fù)雜得多。通過對(duì)二維濾波器重要運(yùn)算單元復(fù)數(shù)乘法的分析、優(yōu)化減小了其所需實(shí)數(shù)乘法器的個(gè)數(shù)。采用Quartus II軟件綜合可以得到算法優(yōu)化后的二維濾波器占用邏輯資源減少了16％，工作速度提高了13％。

發(fā)表于：3/19/2010

基于FPGA實(shí)現(xiàn)DSP與RapidIO網(wǎng)絡(luò)互聯(lián)

在密集型實(shí)時(shí)信號(hào)處理應(yīng)用中，DSP 由于其本身結(jié)構(gòu)特點(diǎn)具有不可替代的位置。但是遺憾的是目前很多DSP不具有RapidIO 接口，而且也沒有ASIC 能夠?yàn)檫@些DSP提供RapidIO接口。為了在RapidIO 網(wǎng)絡(luò)中充分利用DSP 數(shù)據(jù)處理的優(yōu)勢(shì)，我們采用FPGA 做一個(gè)轉(zhuǎn)接橋邏輯，將DSP 的總線連接到一個(gè)RapidIO 的IP 核，從而實(shí)現(xiàn)DSP 和RapidIO 網(wǎng)絡(luò)的互聯(lián)。

發(fā)表于：3/19/2010

AES算法的可配置硬件結(jié)構(gòu)設(shè)計(jì)與實(shí)現(xiàn)

在分析AES算法的基礎(chǔ)上，介紹了該算法各模塊的設(shè)計(jì)實(shí)現(xiàn)方法，并將加解密運(yùn)算結(jié)構(gòu)設(shè)計(jì)為1個(gè)統(tǒng)一的結(jié)構(gòu)。通過對(duì)密鑰生成算法的分析，將3種密鑰長(zhǎng)度的密鑰生成算法進(jìn)行了可配置設(shè)計(jì)，使該設(shè)計(jì)能夠?qū)崿F(xiàn)加解密功能。該設(shè)計(jì)通過了FPGA仿真驗(yàn)證，與傳統(tǒng)設(shè)計(jì)方案相比大大減小了硬件資源的消耗。

發(fā)表于：3/18/2010