一种改进Turbo码译码器的FPGA设计与实现
所屬分類：技术论文
上傳者：aet
文檔大?。?span>220 K
標簽： FPGA
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文檔介紹：提出了一种基于MAX-Log-MAP算法的更有效减小译码延时的方法，通过并行计算前向状态度量和后向状态度量，将半次迭代译码延时缩短一半，而译码性能没有损失，同时也减小了硬件实现中的时序控制复杂度。仿真表明，该方法有效降低了译码的延时，并且性能没有损失，具有较高的实用价值。
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