采用一组RTL以及综合时序约束完成功能等价的FPGA和ASIC
所屬分類：技术论文
上傳者：serena
文檔大?。?span>255 K
標(biāo)簽： FPGA
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文檔介紹：设计第一代HardCopy ASIC产品的初衷是“加强”FPGA的查找表(LUT)结构，使用少量定制互联层，通过直接连线(ASIC)互联来替代可编程交换架构。FPGA原型中经过“强化”的其他逻辑模块包括I/O、锁相环(PLL)、存储器以及串化器/解串器(SERDES)通道等，这些都原封不动地应用在HardCopy ASIC中。自从推出第一代器件后，Altera又推出了基于130-nm、90-nm和40-nm CMOS技术的后续HardCopy ASIC产品。HardCopy ASIC与逻辑门阵列技术有相似的地方，预先作好了部分公共“基本”逻辑。某一设计的投片会产生两种金属/两种转接层定制金属层模板，由此定义了某种器件。然后，采用定制金属模板来处理基本晶片，进行测试，装配到与FPGA原型百分之百引脚兼容、基于相同硅片工艺的封装中。
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