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銀湖資本完成對Altera的51%股權收購

銀湖資本完成對Altera的51%股權收購

北京時間9月15日晚間，全球 FPGA 創(chuàng)新技術領導者 Altera 宣布，全球技術投資巨頭銀湖資本（Silver Lake）已完成對 Altera 51% 股權的收購，該股權原由英特爾公司持有。同時，英特爾將保留 Altera 49% 的股權，此舉也彰顯了雙方對 Altera 未來良好發(fā)展充滿信心。

基于Verilog HDL的CMOS圖像敏感器驅動電路

使用Verilog語言設計時序邏輯具有很高的效率。結合CMOS敏感器特性可以方便地開發(fā)出驅動時序電路。但必須對CMOS圖像敏感器的信號分析準確，正確分離那些獨立的信號和共用的信號，用時序邏輯設計驅動信號，用組合邏輯實現(xiàn)不同采集過程時間上的分離。布線延遲是必須考慮的，采用流水線技術可以預測延遲，保證信號的正確性。雖然文中并未給出像素ADC輸出的存儲電路，但實際上直接使用TriAdc信號作為SRAM的片選，ClaAdc的低電平作為寫信號，SRAM的地址在ClkAdc的上升沿增加、下降沿寫入。這樣就可以完成圖像數(shù)據(jù)的存儲。以上Verilog程序在FLEXl0kl0上布線實現(xiàn)。經(jīng)示波器觀察邏輯正確，CMOS敏感器正常工作。

發(fā)表于：8/19/2011

基于SoPC/NIOS II的信號發(fā)生器設計與實現(xiàn)

運用基于NIOS II嵌入式處理器的SoPC技術，設計了一個任意信號發(fā)生器，不僅可以輸出正弦波、方波、三角波和鋸齒波等常見波形，且各波形的頻率和幅度可調(diào)，可根據(jù)用戶需要進行現(xiàn)場編程，具有控制靈活、輸出頻率穩(wěn)定、準確、波形質量好和輸出頻率范圍寬等優(yōu)點。

發(fā)表于：8/18/2011

CPLD在有源電力濾波器中的應用

針對諧波污染問題，設計并實現(xiàn)了一種由上、下位機組成的并聯(lián)型有源電力濾波器。以TMS320C5416 DSP為核心的下位機控制模塊為背景，重點介紹了CPLD對其外圍器件的邏輯接口設計，主要包括外圍器件的片選和讀寫控制、DSP的中斷管理和時鐘信號的分頻處理等。開發(fā)軟件使用QuartusⅡ，通過硬件描述語言VHDL對其功能進行描述，并在波形編輯器中完成邏輯時序的仿真。

發(fā)表于：8/18/2011

2015年12英寸晶圓產(chǎn)量將增長近一倍

到2015年，代工廠商和集成設備制造商(IDM)將利用12英寸晶圓生產(chǎn)87.53億平方英寸的硅片，而2010年是47.994億，五年的復合年度增長率為12.8%。今年，IDM將利用12英寸晶圓生產(chǎn)大約56.085億平方英寸的硅片。

發(fā)表于：8/18/2011

臺積電28nm不樂觀 Q4僅能貢獻1%的收入

臺積電是眾多無工廠半導體企業(yè)的命根，但近兩年這家全球頭一號代工廠卻屢屢令人失望。現(xiàn)如今40nm是大放異彩了，下一代28nm卻有重蹈覆轍的傾向。

發(fā)表于：8/18/2011

基于89C55和FPGA的頻率特性測試儀

頻率特性是一個系統(tǒng)(或元件)對不同頻率輸入信號的響應特性，是一個網(wǎng)絡最重要的特性之一。幅頻特性和相頻特性綜合稱為頻率特性。測量頻率的方法有點頻法和掃頻法。傳統(tǒng)的模擬式掃頻儀價格昂貴、體積龐大，不能直接得到相頻特性，給使用帶來諸多不便。為此，設計了數(shù)字掃頻式頻率特性測試儀。

發(fā)表于：8/18/2011

基于FPGA的外部存儲器設計

本文介紹了FPGA外部存儲器的設計方法，可以有效地解決雷達實時信號處理過程中海量數(shù)據(jù)的存儲問題，同時也可以充分利用FPGA去控制SDRAM和FLASH，不僅保證了資源的充分利用，也可以有效地滿足信號處理過程中的高速實時的要求。另外，可以根據(jù)FPGA型號的不同，適當?shù)馗耐獠看鎯ζ?，以滿足不同的應用場合。

發(fā)表于：8/18/2011

利用Spartan-6設計智能驅動控制系統(tǒng)

賽靈思設計服務部(XDS)已經(jīng)為ISM領域的一家主要廠商開發(fā)出了一款基于FPGA、支持CANopen和EtherCAT接口的電機控制平臺原型來解決這些問題。賽靈思設計服務部的工作是設計并實現(xiàn)一個功能齊備的模塊化系統(tǒng)，以便在客戶的新一代智能驅動器中重用。通過在模塊化系統(tǒng)架構中集成賽靈思Spartan-6 FPGA SP605評估套件基礎目標設計平臺以及第三方IP核，提供先進的電機控制算法和工業(yè)網(wǎng)絡支持，實現(xiàn)了一款高效、可擴展的設計方案。

發(fā)表于：8/18/2011

基于PXIE總線的高速CCD數(shù)字圖像采集系統(tǒng)設計

本文介紹了一種基于PXIE總線和Camera Link協(xié)議的高速CCD圖像采集系統(tǒng)的設計方案。該方案給出了一種Camera Link硬件接口電路的設計思路，并且選用Xilinx公司的Virtex-5 LX50T型FPGA作為整個采集系統(tǒng)的核心處理器，同時對Virtex-5自帶的IPcore進行研究和開發(fā)，實現(xiàn)Camera Link采集卡通過PXIE總線與上位機進行串行通信。在試驗過程中，F(xiàn)PGA設計靈活，開發(fā)周期短的優(yōu)點充分得以體現(xiàn)，為下一步的高速圖像采集系統(tǒng)的研制奠定了基礎。

發(fā)表于：8/18/2011

基于FPGA的FIR數(shù)字濾波器的優(yōu)化設計

FPGA最明顯的優(yōu)勢在于其實現(xiàn)數(shù)字信號處理算法的并行性，可以顯著提高濾波器的數(shù)據(jù)吞吐率，隨著FPGA技術的不斷發(fā)展，現(xiàn)在的FPGA不僅包含查找表、寄存器、多路復用器、分布式塊存儲器，而且還嵌入專用的快速加法器、乘法器和輸入／輸出設備，因而成為高性能數(shù)字信號處理的理想器件。而在FPGA中，數(shù)字濾波器不同的實現(xiàn)方法所消耗的FPGA資源是不同的，且對濾波器的性能影響也有較大差異?；诖?，本文從FIR濾波器的系數(shù)考慮，采用CSD編碼，對FIR數(shù)字濾波器進行優(yōu)化設計。

發(fā)表于：8/18/2011