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基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn)

為了滿足機載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。

基于FPGA的三相函數(shù)信號發(fā)生器設(shè)計

基于FPGA的三相函數(shù)信號發(fā)生器以DDS為核心，在Altera公司CycloneⅡ系列EP2C8T144C8上實現(xiàn)正弦波、方波、三角波和鋸齒波信號的產(chǎn)生，利用單片機PICl8F4550控制波形的頻率及相位差。同時單片機通過DAC0832控制波形數(shù)據(jù)轉(zhuǎn)換DAC902參考電壓實現(xiàn)在波形幅度的控制，D／A輸出的波形經(jīng)過放大、濾波后輸出。波形參數(shù)的輸入輸出通過觸摸屏和液晶屏實現(xiàn)，測試結(jié)果顯示該系統(tǒng)具有較高的精度和穩(wěn)定性。

發(fā)表于：2011/5/3

基于DSP+CPLD的異步電動機控制系統(tǒng)開發(fā)平臺設(shè)計

DSP結(jié)合CPLD構(gòu)建的電機開發(fā)平臺，適合異步電動機控制算法的實現(xiàn)，以DSP作為主控制器，CPLD輔助功能擴展，使得整個控制系統(tǒng)開發(fā)平臺具有較強的擴展功能和較高的靈活性，不僅節(jié)約了成本，縮短了系統(tǒng)開發(fā)周期，而且提高了開發(fā)性能。

發(fā)表于：2011/5/1

基于DAC芯片AD9248和CY7C09449的PCI高速數(shù)據(jù)采集

數(shù)據(jù)采集向高精度和高速度兩個方向發(fā)展。高精度數(shù)據(jù)采集依賴于A/D器件的精度，高速度數(shù)據(jù)采集不僅...

發(fā)表于：2011/4/30

SMSC的芯片間連接(ICC)技術(shù)已授權(quán)給AMD公司

專精于建立增值連接性方案生態(tài)系統(tǒng)的領(lǐng)先半導(dǎo)體廠商SMSC公司今天宣布，AMD (NYSE: AMD)已獲得SMSC的專利芯片間連接(Inter-Chip Connectivity?，ICC)技術(shù)授權(quán)。

發(fā)表于：2011/4/29

基于FPGA芯片的CCD的硬件驅(qū)動電路設(shè)計

用XILINX公司系列FPGA-SPARTAN芯片，在QuartusⅡ5.0開發(fā)環(huán)境下采用VHDL語言輸入方法開發(fā)設(shè)計出了高分辨率全幀CCD TH7888A的驅(qū)動電路，能夠產(chǎn)生滿足TH7888A要求的驅(qū)動脈沖。與以往常采用的驅(qū)動方法相比其面積大大減小了，采用FPGA進行設(shè)計，簡化了CCD驅(qū)動電路的電路系統(tǒng)。整個設(shè)計編程完畢后進行仿真、時序驗證正確后再下載到器件中，然后進行電路的測試校驗直到達到預(yù)期效果。這樣的設(shè)計修改起來較為方便，只要修改程序即可，不需要像傳統(tǒng)的設(shè)計方法要更換器件修改設(shè)計電路等，實驗證明，把VHDL應(yīng)用于CCD驅(qū)動電路的設(shè)計，可以滿足系統(tǒng)的高速性和電路的集成度等要求。

發(fā)表于：2011/4/29

XScale PXA270在Linux下的FPGA設(shè)備驅(qū)動

以ACEX1K50為例，介紹FPGA在Intel XScale PXA270微處理器系統(tǒng)上的應(yīng)用。通過內(nèi)存映射機制實現(xiàn)ACEX1K50在Linux下的設(shè)備驅(qū)動；通過用戶應(yīng)用程序?qū)崿F(xiàn)對ACEX1K50設(shè)備的操作，為FPGA在嵌入式領(lǐng)域的應(yīng)用提供一種方法。

發(fā)表于：2011/4/29

基于FPGA的DSP嵌入系統(tǒng)及其在平板顯示器中的應(yīng)用

常用FPGA來實現(xiàn)DSP嵌入系統(tǒng)與嵌入微處理器系統(tǒng)，而本文主要介紹高性能、低成本的Spartan-3 FPGA實現(xiàn)的DSP嵌入系統(tǒng)及其Spartan-3系列器件在平板顯示器中的應(yīng)用。

發(fā)表于：2011/4/29

基于并行相關(guān)的實時時差估計器設(shè)計與實現(xiàn)

從相關(guān)時差估計的基本原理出發(fā)，提出了一種并行時域相關(guān)結(jié)構(gòu)，基于這種并行結(jié)構(gòu)設(shè)計實現(xiàn)了一種簡單高效的時差估計器。與傳統(tǒng)頻域相關(guān)時差估計器相比，這種時差估計器的主要優(yōu)點是提高了運算效率，運算周期大為縮短，可以滿足實時高精度時差估計的需求，同時結(jié)構(gòu)簡單，硬件資源開銷小，易于設(shè)計實現(xiàn)。實際測試結(jié)果驗證了上述結(jié)論。

發(fā)表于：2011/4/28

一種用于數(shù)字下變頻的高階分布式FIR濾波器及FPGA實現(xiàn)

設(shè)計了一種用于數(shù)字下變頻的256階分布式FIR濾波器。通過分析分布式FIR濾器結(jié)構(gòu)給實現(xiàn)電路所需資源和運算速度帶來的影響，確定了適用于Cyclone III系列FPGA的實現(xiàn)結(jié)構(gòu)。在Cyclone III系列EP3C40F484C6N芯片上實現(xiàn)該算法并分析了資源消耗與電路速度。

發(fā)表于：2011/4/28

基于FPGA的FFT算法硬件實現(xiàn)

設(shè)計了一種基于FPGA的1024點16位FFT算法，采用了基4蝶形算法和流水線處理方式，提高了系統(tǒng)的處理速度，改善了系統(tǒng)的性能。提出了先進行前一級4點蝶形運算，再進行本級與旋轉(zhuǎn)因子復(fù)乘運算的結(jié)構(gòu)。合理地利用了硬件資源。對系統(tǒng)劃分的各個模塊使用VerilogHDL進行編碼設(shè)計。對整個系統(tǒng)整合后的代碼進行功能驗證之后，采用QuartusⅡ與Matlab進行聯(lián)合仿真，其結(jié)果是一致的。該系統(tǒng)既有DSP器件實現(xiàn)的靈活性又有專用FFT芯片實現(xiàn)的高速數(shù)據(jù)吞吐能力，在數(shù)字信號處理領(lǐng)域有廣泛應(yīng)用。

發(fā)表于：2011/4/28