頭條 基于FPGA的視頻處理硬件平臺設(shè)計與實現(xiàn) 為了滿足機(jī)載顯示器畫面顯示多元化的要求，提出了一種基于FPGA的視頻轉(zhuǎn)換與疊加技術(shù)，該技術(shù)以FPGA為核心，搭配解碼電路及信號轉(zhuǎn)換電路等外圍電路，可實現(xiàn)XGA與PAL模擬視頻信號轉(zhuǎn)換為RGB數(shù)字視頻信號，并且與數(shù)字圖像信號疊加顯示，具有很強(qiáng)的通用性和靈活性。實驗結(jié)果表明，視頻轉(zhuǎn)換與疊加技術(shù)能夠滿足機(jī)載顯示器畫面顯示的穩(wěn)定可靠、高度集成等要求，具備較高的應(yīng)用價值。 最新資訊 賽靈思為滿足100G系統(tǒng)需求擴(kuò)展其通信產(chǎn)品陣容 賽靈思收購領(lǐng)先流量管理/數(shù)據(jù)包處理解決方案提供商Modelware，同時發(fā)布業(yè)界首款基于FPGA的100G流量管理參考設(shè)計， 可以滿足滿足企業(yè)、數(shù)據(jù)中心和服務(wù)提供商100G系統(tǒng)高帶寬與服務(wù)質(zhì)量需求 發(fā)表于：2011/5/11 基于DSP Builder的偽隨機(jī)序列發(fā)生器設(shè)計及FPGA實現(xiàn) 簡要分析了偽隨機(jī)序列中應(yīng)用廣泛的m序列，Gold序列及平衡Gold碼的概念、原理和應(yīng)用。提出了一種基于Altera的DSP Builder工具箱的偽隨機(jī)序列產(chǎn)生器設(shè)計方法,并通過設(shè)計實例,說明這種方法在簡化設(shè)計難度、提高設(shè)計速度和靈活性等方面的優(yōu)點和應(yīng)用價值。并提出了其仿真和FPGA實現(xiàn)的基本方法。 發(fā)表于：2011/5/11 基于FPGA+DSP的高速中頻采樣信號處理平臺的實現(xiàn) 基于FPGA+DSP的高速中頻采樣信號處理平臺的實現(xiàn),摘要：高速中頻采樣信號處理平臺在實際應(yīng)用中有很大的前景，提出采用FPGA+DSP的處理結(jié)構(gòu)，結(jié)合高性能A／D和D／A處理芯片，設(shè)計了一個通用處理平臺，并對其主要性能進(jìn)行了測試。實驗與實際應(yīng)用表明，該系統(tǒng)具有很強(qiáng)的 發(fā)表于：2011/5/11 利用P89C669的23b的線性地址并采用CPLD外部擴(kuò)展 P89C669是PHILIPS半導(dǎo)體一款51MX(存儲器擴(kuò)展)內(nèi)核的微處理器，其指令執(zhí)行速度2倍于標(biāo)準(zhǔn)的80C51器件，線性地址經(jīng)擴(kuò)展后可支持高達(dá)8 MB的程序存儲器和8 MB的數(shù)據(jù)存儲器，這是他相對于標(biāo)準(zhǔn)51內(nèi)核的最大優(yōu)點。目前的單片系統(tǒng)越來越復(fù)雜，擴(kuò)展的外部設(shè)備也更多，如果能充分利用P89C669的豐富的線性地址資源，將能大大增強(qiáng)系統(tǒng)能力。在一個嵌入式系統(tǒng)開發(fā)中，筆者采用ALTERA公司的CPLD芯片EPM7032利用這款單片機(jī)的線性地址擴(kuò)展了豐富的外部設(shè)備資源。 發(fā)表于：2011/5/11 優(yōu)化FIR數(shù)字濾波器的FPGA實現(xiàn) 本文以FIR在FPGA中的實現(xiàn)結(jié)構(gòu)為基礎(chǔ)，研究了提高乘法器性能的途徑，并實現(xiàn)了Booth算法的乘法器，此算法保證高速的前提下，縮小了硬件規(guī)模，使得該乘法器的設(shè)計適合工程應(yīng)用及科學(xué)計算，在加法器實現(xiàn)上提出了一種結(jié)合了CSA加法器和樹型結(jié)構(gòu)的新型實現(xiàn)結(jié)構(gòu)。利用以上兩部分，成功設(shè)計了一個16階FIR濾波器，并且達(dá)到了高速的目的，但在實現(xiàn)面積上還有待優(yōu)化。 發(fā)表于：2011/5/11 單片型3D芯片集成技術(shù)與TSV的意義與區(qū)別簡述 盡管晶體管的延遲時間會隨著晶體管溝道長度尺寸的縮小而縮短，但與此同時互聯(lián)電路部分的延遲則會提升。舉例而言，90nm制程晶體管的延遲時間大約在1.6ps左右，而此時互聯(lián)電路中每1mm長度尺寸的互聯(lián)線路，其延遲時間會增加500ps左右；根據(jù)ITRS技術(shù)發(fā)展路線圖的預(yù)計，到22nm制程節(jié)點，晶體管的延遲時間會達(dá)到0.4ps水平，而互聯(lián)線路的延遲則會增加到1萬ps水平。 發(fā)表于：2011/5/11 基于Nios II的UART與PC間的數(shù)據(jù)通信 NiosII系列嵌入式處理器使用32位的指令集結(jié)構(gòu)ISA，允許設(shè)計者在很短的時間內(nèi)構(gòu)建一個完整的可編程芯片系統(tǒng)，風(fēng)險和成本比中小規(guī)模的ASIC小。從硬件和軟件兩個方面探討了基于CycloneII系列EP1C12Q240C8與PC的通信方案。 發(fā)表于：2011/5/10 基于Nios II的過程控制實驗裝置的研究 利用SOPC強(qiáng)大的IP核和容易配置的優(yōu)勢簡化設(shè)計流程。充分發(fā)揮NiosⅡ強(qiáng)大的并行處理能力。該系統(tǒng)主要涉及多個下位機(jī)與FPGA的通信問題。 發(fā)表于：2011/5/10 基于FPGA數(shù)據(jù)流控制動態(tài)可重構(gòu)的實現(xiàn) 基于FPGA基本數(shù)據(jù)流的下載控制方式，利用遺傳算法，通過單片機(jī)控制數(shù)據(jù)流的方式對FPGA進(jìn)行編程配置，實現(xiàn)自身重構(gòu)，使系統(tǒng)具有自適應(yīng)、自組織和自修復(fù)的特性。 發(fā)表于：2011/5/10 基于NiosⅡ的SD卡驅(qū)動程序開發(fā) 提出一種在FPGA NiosⅡ軟核處理器下SD卡驅(qū)動設(shè)計的方法。采用Altera公司的FPGA可編程邏輯器件，構(gòu)建了NiosⅡ軟核處理器平臺，并在此之上實現(xiàn)了SD卡的驅(qū)動設(shè)計。實驗結(jié)果表明：設(shè)計提高了FPGA系統(tǒng)的設(shè)計靈活度，并有效地控制了FPGA的資源利用率。 發(fā)表于：2011/5/10 ?…399400401402403404405406407408…?
