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从RTL到GDS的功耗优化全流程[人工智能][工业自动化]

功耗作为大型SoC芯片的性能功耗面积(PPA)三要素之一，已经变得越来越重要。尤其是当主流设计平台已经发展到了7 nm以下。AI芯片一般会有多个核心并行执行高性能计算任务。这种行为会产生巨大的功耗。因此在AI芯片的设计过程中，功耗优化变得尤为重要。利用一个典型的功耗用例波形或者一组波形，可以从RTL进来开始功耗优化。基本的方式是借助Joules-replay实现基于RTL波形产生相对应的网表波形。在Genus的syn-gen、syn-map、syn-opt三个综合阶段，都可以加入Joules-replay，并且产生和综合网表相对应的波形，用于Innovus PR阶段进一步地进行功耗优化。在Innovus中实现Place和Routing也分为3个阶段：place_opt、cts_opt和route_opt。同样每一步都可以引入Joules-replay来生成功耗优化所需的网表波形。最终在Tempus timing signoff的环境中，再次引入波形进行功耗优化。基于上面的一系列各个节点的精确功耗优化该设计可以获得10%以上的功耗节省。此时再结合multi-bit技术，最终可以获得21%的功耗节省。

發(fā)表于：2022/8/9 下午1:14:00

基于Liberate+Tempus的先进老化时序分析方案[电子元件][其他]

在先进工艺节点(7 nm，5 nm及以下)下，电路老化已经成为制约芯片性能和可靠性的“卡脖子”难题。老化效应将导致器件延时增大，进而产生时序违例的风险。数字电路设计工程师需要在时序分析中预判老化后的时序情况，并针对性地设置时序裕量，才能确保芯片在服役期限中可靠地运行。鉴于此，导入基于Liberate+Tempus的考虑老化效应的静态时序分析(aging-aware STA)方案。评估结果显示，该方案能在兼顾效率、准确性、多样场景老化时序分析的同时实现时序裕量释放，为达成具备更高可靠性和更佳性能的先进芯片设计提供有力依据。

發(fā)表于：2022/8/9 下午1:10:00

基于HITOC DK与3DIC Integrity的3DIC芯片物理设计[其他][其他]

使用了Cadence 3DIC Integrity工具，并结合芯盟特有的HITOC(Heterogeneous Integration Technology On Chip) Design Kit，进行了3DIC(3D异构集成)逻辑堆叠逻辑类型芯片的后端实现。项目中对于Cadence 3DIC Integrity工具中的proto seeds(即最小分布单元)进行了拆分、分布、定义等方面的研究优化；并且对于顶层电源规划与Hybrid Bonding bump间的布线排列进行了算法优化，在不影响电源网络强壮性的情况下尽可能多地获得Hybrid Bonding bump数量，从而增加了top die与bottom die间的端口数。最终结果显示，在与传统2D芯片实现的PPA(性能、功耗、面积)对比中，本实验获得了频率提升12%、面积减少11.2%、功耗减少2.5%的收益。

發(fā)表于：2022/8/9 下午1:05:00

基于老化特征化提取进行时序分析的解决方案[其他][其他]

基于Cadence的Liberate + Tempus解决方案，采用一种先进的标准单元老化特征化的方法，同时考虑了偏置温度不稳定性(Bias Temperatrure Instability，BTI)和热载流子注入(Hot Carrier Injection，HCI)老化效应，得到标准单元老化时序库，用于Tempus进行考虑老化的静态时序分析(Aging-aware Static Timing Analysis，Aging-aware STA)。产生一套先进的标准单元老化时序库，能够针对不同标准单元不同传输路径，表征一定范围的老化应力条件的时序特征，改善了传统添加全局时序减免值导致电路PPA(Performance/Power/Area)难以收敛的问题，同时只需要调用一套标准单元库也使STA更加简洁易操作。

發(fā)表于：2022/8/9 下午12:59:00

基于Cadence 3D-IC平台的2.5D封装Interposer设计[其他][其他]

2.5D先进封装区别于普通2D封装，主要在于多了一层Silicon Interposer(硅中介层)，它采用硅工艺，设计方法相比普通2D封装更为复杂。而高带宽存储(High Bandwidth Memory，HBM)接口的互连又是Interposer设计中的主要挑战，需要综合考虑性能、可实现性等多种因素。介绍了基于Cadence 3D-IC平台的Interposer设计方法，并结合HBM接口的自动布线脚本可以快速实现Interposer设计；同时通过仿真分析确定了基于格芯65 nm三层金属硅工艺的HBM2e 3.2 Gb/s互连设计规则，权衡了性能和可实现性，又兼具成本优势。

發(fā)表于：2022/8/9 上午11:50:00

一种加速大规模模拟和射频IC后仿真的验证流程[微波|射频][工业自动化]

近年来，模拟射频IC的功能越来越多, 导致片上集成的功能模块快速增加。且进入到先进工艺节点后, 单一模块的后仿真网表规模急剧增加。对后仿真速度以及debug效率提出了极高的要求，除了使用更为先进的FULL-SPICE 仿真器(比如Cadence Spectre X等)提升仿真速度之外, 对后仿真输入文件格式的选择与优化同样是一种有效提升整体后仿真效率的方法。主要讨论Cadence Quantus最新的SmartView输出格式以及与ADE Assembler和Spectre X联合加速后仿真验证的一种新流程，并给出了与传统流程的对比结果。

發(fā)表于：2022/8/9 上午11:45:00

保序模块的formal fpv验证[其他][其他]

与simulation验证相比，formal验证方法可以在短时间内遍历所有可能的激励，大大提高验证的效率。保序模块与时序控制以及流水线控制密切相关，设计规模较大，逻辑复杂度较高。介绍了使用formal fpv验证保序模块的流程，并对JasperGold debug结果进行了分析，采用formal fpv验证能提高验证效率，加快验证收敛速度。

發(fā)表于：2022/8/9 上午11:40:00

极化SAR影像地物智能分类技术进展[其他][其他]

对基于极化SAR影像的地物分类技术发展进行归纳与总结。首先提出地物分类技术的价值需求和应用特点，对其所要解决的科学问题进行归纳；其次总结分析极化SAR影像分类的一般技术流程；进一步对国内外研究现状与技术算法特点进行分类梳理，提出其在理论方法与地物分类应用中的技术优缺点，尤其对基于人工智能理论的极化SAR影像地物分类技术进行探讨；最后结合SAR遥感的发展趋势，指出未来极化SAR影像地物智能分类技术的研究方向。

發(fā)表于：2022/8/9 上午11:34:00

一种基于深度强化学习的任务卸载方法[通信与网络][汽车电子]

随着车联网的快速发展，车载应用大多是计算密集和延迟敏感的。车辆是资源受限的设备，无法为这些应用提供所需的计算和存储资源。边缘计算通过将计算和存储资源提供给网络边缘的车辆，有望成为满足低延迟需求的有效解决方案。这种将任务卸载到边缘服务器的计算模式不仅可以克服车辆资源的不足，还可以避免将任务卸载到云可能导致的高延迟。提出了一种基于深度强化学习的任务卸载方法，以最小化任务的平均完成时间。首先，把多任务卸载决策问题规约为优化问题。其次，使用深度强化学习对优化问题进行求解，以获得具有最小完成时间的优化卸载策略。最后，实验结果表明，该方法的性能优于其他基准方法。

發(fā)表于：2022/8/9 上午11:29:00

基于FPGA的雷达A式显示电路设计[可编程逻辑][其他]

为了实现对雷达显示技术的优化与升级，设计实现了一种基于FPGA的雷达A式显示电路，采用FPGA集成雷达显示IP核实现雷达前端信号的采样、处理及显示。该设计利用FPGA芯片庞大的可编程逻辑单元以及丰富的成熟IP核的优势，实现了单片逻辑芯片实现雷达输入信号的接收、采样、变换以及显示的功能，简化了以往雷达显示电路的硬件结构，降低了信号的显示延迟，整体提升雷达显示性能。同时该设计可以通过进一步修改内部IP核实现其他雷达显示方式，使其具备硬件设备的通用性和可扩展性。

發(fā)表于：2022/8/9 上午11:24:00