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基于自適應(yīng)遺傳算法的MEC任務(wù)卸載及資源分配[其他][其他]

移動(dòng)邊緣計(jì)算(Mobile Edge Computing，MEC)是指將具有計(jì)算和存儲(chǔ)能力的云服務(wù)器部署在移動(dòng)網(wǎng)絡(luò)邊緣，從而為用戶帶來(lái)低能耗、低時(shí)延的優(yōu)勢(shì)。針對(duì)單小區(qū)-多用戶場(chǎng)景下的計(jì)算任務(wù)卸載問(wèn)題，設(shè)計(jì)系統(tǒng)總開(kāi)銷優(yōu)化函數(shù)，并提出任務(wù)卸載決策和資源分配的聯(lián)合優(yōu)化問(wèn)題。首先采用自適應(yīng)遺傳算法制定卸載決策及后續(xù)的更新操作，在每一次卸載決策更新的情況下將原問(wèn)題分解為功率分配和計(jì)算資源分配兩個(gè)子問(wèn)題；然后根據(jù)凸優(yōu)化及準(zhǔn)凸優(yōu)化理論，利用二分搜索法和拉格朗日乘子法分別求出功率分配和計(jì)算資源分配的最優(yōu)解。仿真結(jié)果表明，所提出的方案在保證用戶時(shí)延約束的同時(shí)，降低了系統(tǒng)總開(kāi)銷，有效地提升系統(tǒng)的性能及用戶服務(wù)質(zhì)量。

發(fā)表于：8/28/2020 10:52:00 AM

一種微納衛(wèi)星UHF地面接收設(shè)備的設(shè)計(jì)[測(cè)試測(cè)量][航空航天]

針對(duì)常規(guī)微納衛(wèi)星的地面UHF(超高頻) 接收設(shè)備復(fù)雜、系統(tǒng)龐大問(wèn)題，提出了一種使用軟件無(wú)線電芯片AD9361簡(jiǎn)單易行的地面接收方案。設(shè)備由射頻前端、基帶處理和上位機(jī)部分組成。通過(guò)對(duì)射頻鏈路、靈敏度進(jìn)行分析，從理論上確保方案的可行性。通過(guò)對(duì)模擬信號(hào)源接收實(shí)驗(yàn)，結(jié)果表明該UHF接收設(shè)備方案切實(shí)可行，并已在微納衛(wèi)星信號(hào)實(shí)收測(cè)試中得到應(yīng)用。

發(fā)表于：8/28/2020 10:46:00 AM

低成本SerDes在數(shù)據(jù)采集中的方案設(shè)計(jì)與應(yīng)用[其他][其他]

介紹了低成本的1 Gb/s源同步SerDes接口應(yīng)用原理，并詳細(xì)闡述了低端FPGA如何與高速數(shù)據(jù)接口以及如何實(shí)現(xiàn)對(duì)1 Gb/s數(shù)據(jù)的可靠采樣的解決方案。該接口適用于AD9653等源同步SerDes接口的數(shù)據(jù)轉(zhuǎn)換器。再配合Spartan-6系列等低端FPGA的應(yīng)用，可以大大降低數(shù)據(jù)采集系統(tǒng)的成本、功耗和復(fù)雜度。

發(fā)表于：8/27/2020 8:54:00 AM

一款單線傳輸LED恒流驅(qū)動(dòng)芯片的設(shè)計(jì)[電子元件][消費(fèi)電子]

設(shè)計(jì)了一款三通道單線傳輸LED恒流驅(qū)動(dòng)芯片，芯片具有三路PWM驅(qū)動(dòng)端口，實(shí)現(xiàn)256級(jí)灰度輸出。芯片內(nèi)部集成的關(guān)鍵電路包括三部分，即數(shù)據(jù)提取電路、數(shù)據(jù)處理電路、下級(jí)數(shù)據(jù)重建電路。在級(jí)聯(lián)工作時(shí)，首顆芯片對(duì)多組輸入數(shù)據(jù)流進(jìn)行數(shù)據(jù)提取與處理，將第一組數(shù)據(jù)截取，經(jīng)處理后送至驅(qū)動(dòng)端口，同時(shí)將其余數(shù)據(jù)正確地傳遞到下一顆芯片。經(jīng)仿真，芯片在傳輸速率為800 kb/s時(shí)，傳輸特性穩(wěn)定。

發(fā)表于：8/27/2020 8:49:00 AM

一種帶有斜率補(bǔ)償?shù)钠蠝囟葯z測(cè)電路[測(cè)試測(cè)量][工業(yè)自動(dòng)化]

介紹了一種采用0.13 μm CMOS工藝制作的適用于片上集成電路的溫度傳感器。分析了核心模擬電路和溫度檢測(cè)原理，對(duì)參考電壓進(jìn)行了斜率補(bǔ)償，以取得更準(zhǔn)確的溫度檢測(cè)性能。樣品電路測(cè)試表明，在-55 ℃～125 ℃范圍內(nèi)，溫度檢測(cè)結(jié)果與實(shí)際溫度基本吻合。

發(fā)表于：8/26/2020 9:02:00 AM

基于硬件仿真器的PCIe接口驗(yàn)證方法的研究和實(shí)現(xiàn)[電子元件][工業(yè)自動(dòng)化]

PCIe接口是System on Chip (SoC）芯片上使用非常廣泛的一種高速接口。因此，在SoC芯片的Register Transfer Level(RTL)級(jí)設(shè)計(jì)開(kāi)發(fā)階段，對(duì)PCIe接口設(shè)計(jì)的驗(yàn)證顯得尤為重要，需要通過(guò)不同的驗(yàn)證平臺(tái)保證PCIe接口設(shè)計(jì)的功能正確性和性能穩(wěn)定性。對(duì)基于Cadence 硬件仿真器創(chuàng)建的PCIe接口驗(yàn)證平臺(tái)的方法進(jìn)行研究，并在某款SoC芯片上實(shí)現(xiàn)了該驗(yàn)證流程。實(shí)踐表明，使用該方法能夠較快速地構(gòu)建驗(yàn)證平臺(tái)，提供較高的仿真測(cè)試性能，同時(shí)支持多種調(diào)試手段，有效地完成驗(yàn)證目標(biāo)。

發(fā)表于：8/26/2020 8:57:00 AM

基于Cadence CHI和IVD VIP的多核SoC系統(tǒng)數(shù)據(jù)一致性驗(yàn)證[通信與網(wǎng)絡(luò)][其他]

在多核的SoC系統(tǒng)中，不同的處理器核對(duì)內(nèi)存空間和設(shè)備空間進(jìn)行著大量的數(shù)據(jù)讀寫操作，維護(hù)Cache一致性面臨嚴(yán)峻挑戰(zhàn)。集中于控制流方面的驗(yàn)證環(huán)境搭建已非常復(fù)雜，而包含數(shù)據(jù)正確性檢查的驗(yàn)證由于控制流程復(fù)雜、數(shù)據(jù)量大等問(wèn)題而更加困難。針對(duì)這一問(wèn)題，基于Cadence公司提供CHI VIP、AXI VIP和IVD VIP，實(shí)現(xiàn)多核環(huán)境下的系統(tǒng)級(jí)數(shù)據(jù)一致性驗(yàn)證。搭建的驗(yàn)證平臺(tái)中采用CHI VIP通過(guò)筆者開(kāi)發(fā)的CHI協(xié)議轉(zhuǎn)換橋發(fā)出訪存請(qǐng)求，使用AXI VIP收集到達(dá)主存的數(shù)據(jù)，由IVD VIP對(duì)CHI端口的請(qǐng)求數(shù)據(jù)與AXI端口的訪存數(shù)據(jù)進(jìn)行實(shí)時(shí)分析比對(duì)，實(shí)現(xiàn)在較高抽象層次上的激勵(lì)產(chǎn)生和響應(yīng)檢查。該驗(yàn)證平臺(tái)能夠在子系統(tǒng)級(jí)及系統(tǒng)級(jí)進(jìn)行數(shù)據(jù)一致性驗(yàn)證，具有驗(yàn)證環(huán)境搭建快速和功能點(diǎn)覆蓋完備的優(yōu)點(diǎn)。

發(fā)表于：8/25/2020 9:22:00 AM

12 V電源平面對(duì)DDR4信號(hào)的影響[通信與網(wǎng)絡(luò)][5G]

隨著互聯(lián)網(wǎng)的高速發(fā)展，5G時(shí)代已經(jīng)到來(lái)，數(shù)據(jù)的傳輸速率越來(lái)越高，對(duì)服務(wù)器板卡的研發(fā)是個(gè)新一輪的挑戰(zhàn)。內(nèi)存的發(fā)展從DDR3到現(xiàn)在已經(jīng)廣泛使用的DDR4，其工作電壓已降為1.2 V，而DDR4信號(hào)的上升沿及下降沿低至百皮秒量級(jí)。為確保數(shù)據(jù)的傳輸速率以及傳輸?shù)臏?zhǔn)確性，DDR4傳輸線上的串?dāng)_不容忽視。以服務(wù)器項(xiàng)目中PCB主板的DDR4傳輸線為研究對(duì)象，首先設(shè)計(jì)不同的主板疊層模型，利用不同的疊層結(jié)構(gòu)來(lái)控制DDR4所在信號(hào)層的遠(yuǎn)端參考層，然后通過(guò)調(diào)用Sigrity工具仿真和實(shí)際測(cè)試分析不同疊層模型下的測(cè)試結(jié)果。結(jié)果顯示，遠(yuǎn)端參考12 V電源平面會(huì)對(duì)DDR4信號(hào)造成超過(guò)幾十毫伏量級(jí)的串?dāng)_，而12 V電源層與信號(hào)層之間加入地層屏蔽后，串?dāng)_電壓顯著減小。

發(fā)表于：8/25/2020 9:14:00 AM

基于Innovus的復(fù)雜時(shí)鐘結(jié)構(gòu)分析及實(shí)現(xiàn)[模擬設(shè)計(jì)][工業(yè)自動(dòng)化]

在先進(jìn)工藝節(jié)點(diǎn)下，隨著設(shè)計(jì)規(guī)模越來(lái)越大，時(shí)鐘頻率越來(lái)越高以及時(shí)鐘結(jié)構(gòu)越來(lái)越復(fù)雜，最終整個(gè)設(shè)計(jì)收斂對(duì)于時(shí)鐘質(zhì)量的依賴越來(lái)越明顯。針對(duì)類似多輸入動(dòng)態(tài)mux復(fù)雜時(shí)鐘、IP模塊多內(nèi)部輸出時(shí)鐘等復(fù)雜的時(shí)鐘結(jié)構(gòu)，采用分析時(shí)鐘框圖及基于Innovus工具從網(wǎng)表中提取時(shí)鐘結(jié)構(gòu)的分析方式進(jìn)行時(shí)鐘結(jié)構(gòu)上的詳細(xì)梳理，提出針對(duì)時(shí)鐘結(jié)構(gòu)分析及clock spec的優(yōu)化方法。同時(shí)在一個(gè)超大規(guī)模的16 nm top design上基于優(yōu)化后的clock spec進(jìn)行CTS，并結(jié)合multi-tap的clock tree做法，從得到的結(jié)果可以發(fā)現(xiàn)在run time、clock latency等方面都有較大的提升，能夠滿足項(xiàng)目要求的時(shí)鐘長(zhǎng)度等要求，有效避免block接口的時(shí)序沖突。

發(fā)表于：8/24/2020 9:09:00 AM

SpectreX對(duì)ADLL的精準(zhǔn)快速仿真[模擬設(shè)計(jì)][工業(yè)自動(dòng)化]

2019年，Cadence公司推出了新的全精度仿真器SpectreX,它在保持APS同等精度的基礎(chǔ)上，能成倍提升仿真速度。先介紹SpectreX的簡(jiǎn)單原理和使用方法，然后重點(diǎn)介紹如何使用SpectreX對(duì)ADLL進(jìn)行精準(zhǔn)快速仿真以及對(duì)其結(jié)果的比較與分析。

發(fā)表于：8/24/2020 9:03:00 AM